TSMC がパッケージ、プロセスのロードマップを公開

TSMC 2011 Japan Technology Symposium において、TSMCの後工程(パッケージ)とプロセスに関するロードマップが公開された。

TSMCが技術シンポジムを開催、TSVやリソグラフィーの最新状況を明らかに
http://techon.nikkeibp.co.jp/article/NEWS/20111128/201976/

後工程
- ホモジニアス2D (Siインターポーザ、同一チップ) : 2012年
- ヘテロジニアス2D (Siインターポーザ、異種チップ) : 2013-2014年
　　ホモジニアスより遅れるのは、複数種のチップのテスト技術が難しいため
- 3D (TSV) : 2014年以降
　　性能シミュレーション、テスト、歩留まり改善が難しい
　　ロジックIC上にメモリを積層する場合、ロジックICの冷却の問題がある

プロセス
- CLN28HPM (28nm、モバイル機器向け) : '11Q3 リスク生産開始
- CLN20G (20nm、高性能) : '12Q3 リスク生産開始予定
- CLN20SoC (20nm、低電力) : '13Q1 リスク生産開始予定

20nmプロセス
- ゲート密度は28nmプロセスの2倍
- メタル配線ピッチ: 64nm
- DP-ArF液浸露光
- ひずみSi
- HKMG
- LIC
- 低抵抗Cu配線

14nmプロセス
- FinFET
- EUV、EBともに低スループットであるため、DP-ArF液浸露光の延命も
- コストが高すぎるため、クアッドパターニングはやらない

以下は関連記事。

Fin-FETは14nm世代から本格投入 - TSMCの次世代プロセスに向けた取り組み
http://news.mynavi.jp/news/2011/11/28/078/index.html

さらに3D化。つまり、ロジックの上にほかのロジックやメモリなどを搭載する技術についても現在開発を進めており、「TSVにかかるストレスが下部のトランジスタ層にどの程度影響を与えるか、そこで発生する熱の拡散をどうするか、デザインインフラをどう用意するか、アセンブリテストはどうするのか、などの課題がまだ残されている」とさまざまな問題が残っているとするも、2014年ころにはサービスとして提供していければとの見方を示している。

TSVについては、まだまだ問題山積のようだ。