Intel の 14/10nm プロセスにおけるリソ戦略

【SPIE】Intelが20nm世代以降のリソグラフィ技術を語る、「コンプリメンタリー・リソを駆使」
http://techon.nikkeibp.co.jp/article/NEWS/20130225/267851/

14nmプロセスではArF液浸のDPを使用。10nmプロセスではline and space パターンの形成にArF液浸のDPを使用し、カッティングパターンの形成にEUVを使用するようだ。ただし、EUVの開発の進捗によっては、カッティングパターンの形成にもArF液浸のマルチパターニングを使用する可能性も。

Loongson Technology の Godson 3B 1500

中国製プロセッサ、Godsonに関する記事。

China's Godson processors to power servers in 2014
http://www.eetimes.com/electronics-news/4407272/China-processors-to-power-homegrown-server-in-2014

32nm版のサンプル品が完成し、更に2ヶ月の間に28nmシュリンク版がテープアウトされる予定だそうだ。

28nm版は商品化され、サーバに搭載される。Linux上のJavaで、データベースとミドルウェアプラットフォームが開発中なのだとか。他にも、Godsonデスクトップを試作したとか、組み込み向けの32ビットGodsonとか。

ISAこそMIPS互換であるが、大国たるものプロセッサアーキテクチャの1つくらい自国で保持しておかないと、といったところか。

Samsung の Exynos 5 Octa

【ISSCC】Samsungがbig.LITTLE技術を採用した28nm世代SoCを発表
http://techon.nikkeibp.co.jp/article/EVENT/20130220/266913/

最大動作周波数は、Cortex-A15が1.8GHz、Cortex-A7が1.2GHz。Cortex-A7コアの面積はCortex-A15コアのほぼ1/5なので、NVIDIAの4-PLUS-1と比較して、面積的に不利ということは無さそう。

コア毎のパワーゲーティングを実現したり、Hツリーとクロックメッシュを組み合わせたクロック分配系を採用するなど、実装技術としては相当高いレベルにあると言って良さそうだ。

SPARC M4?

Oracle: ket uj SPARC chip jov?re, tovabbi harom fejlesztes alatt
http://www.hwsw.hu/hirek/49147/oracle-sparc-t5-m4-risc-szerver-processzor.html

SPARC M4
- 6コア (S3コア)
- L3$: 48MB
- 32ソケットまでスケーリング

その他
- M5は最初の試作品をテスト中
- M6は製図板にある(設計を開始している?)
- T6にはOracleソフトウェア用のアクセラレータ(Oracle Application Accelerators)を積む

# なんとなく、NDAセッションの内容を書いている気がする。

そして、以下が最新のロードマップだそうな。

Oracle SPARC Processor Roadmap
http://www.oracle.com/us/products/servers-storage/servers/sparc-enterprise/public-sparc-roadmap-421264.pdf

2013年初頭
- T5 (in Test)  +2.5x Throughput, +1.2x Thread Strength
- M4 (in Test)  +6x Throughput, +1.5x Thread Strength

2013年末
- M5 (in the Lab)  +2x Throughput, >1x Thread Strength

2014年末
- M6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators
- T6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators

とりあえず、上記の記事とは矛盾していないようだ。

POWER7+ デビュー

Power7+ chips debut in fat IBM midrange systems
http://www.theregister.co.uk/2012/10/03/ibm_power7_plus_server_launch/

POWER7+デビュー。一気に全てのクラスに、とは行かなかった模様。

今回発表されたのが3コアないし4コア品のみで、6コアないし8コア品が無いということで、32nmプロセスの歩留まりが悪いのではないかと、TPMは推測している。

まだ値が出揃っていませんが、POWER7との比較は以下のような感じ。

IBM Power Systems performance benchmarks
http://www-03.ibm.com/systems/power/hardware/benchmarks/hpc.html

SPECfp_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,550 SPECfp_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (2,880 SPECfp_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

SPECint_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,740 SPECint_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (3,730 SPECint_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

GLOBALFOUNDRIES が 14nm FinFET プロセスを2014年に?

GLOBALFOUNDRIES、2014年に14nm世代のFinFETプロセス投入へ
http://eetimes.jp/ee/articles/1209/21/news110_2.html

2012年9月現在、20nmプロセスの量産すら開始されていないのに、2014年に14nmプロセスを提供できるわけがないと思えるのだが、これにはどうやらカラクリがあるようだ。

まずは、プレスリリース。

GLOBALFOUNDRIES Unveils FinFET Transistor Architecture Optimized for Next-Generation Mobile Devices
http://www.globalfoundries.com/newsroom/2012/20120920.aspx

そして、プレゼン資料。

14nm-XM overview presentation
http://www.globalfoundries.com/technology/pdf/GF-14XM-Press-FINAL.pdf

発表では、20nm LPMプロセスから14nm XMプロセスへの移行の容易性が強調されていたようだが、プレゼン資料の13ページに"Cost and Density optimized BEOL from 20LPM"という記述があるように、どうやらBEOLは20nm LPMプロセスのまま、FEOLだけFinFETに切り替えるということのようだ。"80nm SP wiring"とあるので、配線ピッチはおそらく80nm。さらに、"Proven optimized Middle of Line (MOL) from 20LPM"などという記述もある。

つまり、FinFETにすることでゲート長が短くなるので、他の寸法は20nmプロセスとは変わらないが、プロセスノードとしては14nmを名乗る、ということですね。

というわけで今回の発表は、以前から言われていた「20nmプロセスでプレーナ→FinFETというステップを踏む」というのを、「14nm」という数字でセンセーショナルに発表しただけということらしい。まあ、ゲート長は実際短くなるんだろうし、リーク電流が相当減るのも事実でしょうし(ちゃんと作れればね :)

以下は関連記事。

GLOBALFOUNDRIESが14nm世代プロセスを発表、微細化を加速し2014年に量産予定
http://techon.nikkeibp.co.jp/article/NEWS/20120921/241241/

今回の発表のポイントとなるところが、うまくまとまっている。

High Bandwidth Memory

Wide I/O 2からHBMまで、次々世代メモリが見えたMemcon 2012
http://pc.watch.impress.co.jp/docs/column/kaigai/20120924_561444.html

やはり冷却のことを考えると、ダイスタッキングではなく、TSVインターポーザを用いるのが現実的のようだ。

以下に簡単にまとめる。

• HBMには1Tbps(136GB/sec)クラスと2Tbps(273GB/sec)クラスの2つのスペックがあるが、仕様はまだ未確定。
• 1Tbpsクラスは512bitインターフェースで実現可能であるが、2Tbpsクラスには1024bitインターフェースが必要とみられるため、両者を1024bitで統一しようとする動きがある。
• パフォーマンスプロセッサでは熱量が多いため、DRAMのスタッキングは難しいだろう。
• GPUに4個のHBMをTSVインターポーザに載せることで、1TB/secクラスの超広帯域メモリを実現可能。