ポスト「京」

今後のHPCI計画推進のあり方に関する検討ワーキンググループ（第17回）　議事録
http://www.mext.go.jp/b_menu/shingi/chousa/shinkou/028/gijiroku/1338143.htm

• 汎用メニーコア部と演算加速機構部が存在。
• 汎用メニーコア部は「京」のアプリの移植性も重視。
• 演算加速機構部の信頼性については、日本メーカのRAS技術を使い、NVIDIAより桁が高いレベルの信頼性を実現する。
• 具体的には、演算器を含むプロセッサ全部の要素にエラー訂正機能を付ける。
• どのベンダが何をやるかは決まっていない。
• 数値計算ライブラリについて、加速機構、通信ネットワーク、SIMD演算については独自開発が必要。全体のアルゴリズムについては国際協力により標準的なものとすることを目指す。
• システムソフトウェアについて、メニーコアの計算ノードでは基本的にマイクロカーネルが動き、数コアではLinuxカーネルが動く。「京」とは異なり、そこで動くのはフルセットのLinuxである。
• 加速機構は、小さなコアとメモリを1つのチップに入れる。
• 汎用メニーコア部と演算加速機構部は別チップ。ただし、メモリ空間の共有は実現したい。
• NVIDIAなどの一体型(ヘテロ構成)と比較しての利点は、開発サイクルを短くできることと、加速機構側にコンパクトなネットワークを付けられること。
• 2019～20年に設置・調整という工程。「京」のリプレースとなるため、「京」はその時点で停止する。
• 汎用メニーコア部のB/Fは「京」の1/5～1/6になる見込み(検討中)。

• 理化学研究所は開発主体の候補として適切である。

Loongson Technology の Godson 3B 1500

中国製プロセッサ、Godsonに関する記事。

China's Godson processors to power servers in 2014
http://www.eetimes.com/electronics-news/4407272/China-processors-to-power-homegrown-server-in-2014

32nm版のサンプル品が完成し、更に2ヶ月の間に28nmシュリンク版がテープアウトされる予定だそうだ。

28nm版は商品化され、サーバに搭載される。Linux上のJavaで、データベースとミドルウェアプラットフォームが開発中なのだとか。他にも、Godsonデスクトップを試作したとか、組み込み向けの32ビットGodsonとか。

ISAこそMIPS互換であるが、大国たるものプロセッサアーキテクチャの1つくらい自国で保持しておかないと、といったところか。

Samsung の Exynos 5 Octa

【ISSCC】Samsungがbig.LITTLE技術を採用した28nm世代SoCを発表
http://techon.nikkeibp.co.jp/article/EVENT/20130220/266913/

最大動作周波数は、Cortex-A15が1.8GHz、Cortex-A7が1.2GHz。Cortex-A7コアの面積はCortex-A15コアのほぼ1/5なので、NVIDIAの4-PLUS-1と比較して、面積的に不利ということは無さそう。

コア毎のパワーゲーティングを実現したり、Hツリーとクロックメッシュを組み合わせたクロック分配系を採用するなど、実装技術としては相当高いレベルにあると言って良さそうだ。

SPARC M4?

Oracle: ket uj SPARC chip jov?re, tovabbi harom fejlesztes alatt
http://www.hwsw.hu/hirek/49147/oracle-sparc-t5-m4-risc-szerver-processzor.html

SPARC M4
- 6コア (S3コア)
- L3$: 48MB
- 32ソケットまでスケーリング

その他
- M5は最初の試作品をテスト中
- M6は製図板にある(設計を開始している?)
- T6にはOracleソフトウェア用のアクセラレータ(Oracle Application Accelerators)を積む

# なんとなく、NDAセッションの内容を書いている気がする。

そして、以下が最新のロードマップだそうな。

Oracle SPARC Processor Roadmap
http://www.oracle.com/us/products/servers-storage/servers/sparc-enterprise/public-sparc-roadmap-421264.pdf

2013年初頭
- T5 (in Test)  +2.5x Throughput, +1.2x Thread Strength
- M4 (in Test)  +6x Throughput, +1.5x Thread Strength

2013年末
- M5 (in the Lab)  +2x Throughput, >1x Thread Strength

2014年末
- M6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators
- T6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators

とりあえず、上記の記事とは矛盾していないようだ。

POWER7+ デビュー

Power7+ chips debut in fat IBM midrange systems
http://www.theregister.co.uk/2012/10/03/ibm_power7_plus_server_launch/

POWER7+デビュー。一気に全てのクラスに、とは行かなかった模様。

今回発表されたのが3コアないし4コア品のみで、6コアないし8コア品が無いということで、32nmプロセスの歩留まりが悪いのではないかと、TPMは推測している。

まだ値が出揃っていませんが、POWER7との比較は以下のような感じ。

IBM Power Systems performance benchmarks
http://www-03.ibm.com/systems/power/hardware/benchmarks/hpc.html

SPECfp_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,550 SPECfp_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (2,880 SPECfp_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

SPECint_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,740 SPECint_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (3,730 SPECint_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

Apple の A6 プロセッサのダイ写真

A peek inside Apple's A6 processor
http://www.eetimes.com/electronics-news/4396851/Teardown-points-to-Samsung-as-builder-of-iPhone-5-CPU

CPUコアの形状が長方形ではなさそう(=専用のフロアプラン?)だったり、内部が小さいブロックに分かれている(=カスタム設計?)ように見えたり、CPUコアが出来合いのものではないという説は、どうやら正しそうだ。

……などと考えていたところに安藤さん。

最近の話題 2012年9月22日
http://www.geocities.jp/andosprocinfo/wadai12/20120922.htm

2コアのキャッシュRAMの上に出っ張っている領域が，面積の小さい低電力コアかもしれません。

言われてみれば、そうかも。



['12.09.26 追記]

より細かい部分まで分かる写真。


Chip strip reveals 'handmade' Apple A6
http://www.reghardware.com/2012/09/25/apple_a6_chip_stripped_bare/

CPUコアの中で水色に見える部分って何なんだろう?

Apple A6 ネタ

# タイトルはお下品ですが、内容はまとも。

Apple spent $500M to say ‘f*** you’ to Samsung
http://venturebeat.com/2012/09/18/more-details-shake-loose-on-apples-a6-chip-including-a-500m-development-effort/

タイトルの$500Mとは、チップ開発企業(PA semi、Intrinsity)の買収に$400Mを費やし、更に、4年間の開発費が$100Mに上るという計算のようだ。

PA semi の買収後、ARMコアを採用した Apple A4 の開発と並行して新CPUのマイクロアーキテクチャの開発を開始。PA semi の CEO、Dan Dobberpuhl がAppleを抜けた後も、PWRficientの開発者であった Jim Keller、Pete Bannon らは残って開発を続け、そこにARMのフェローで、Cortex-A8やA15の開発をリードした Gerard Williams が合流。マイクロアーキテクチャの設計が終わり、実装
フェーズに入ったところで Intrinsity を買収。昨年の夏にはA6の開発を完了した、という流れ。

A6のCPUコアはCortex-A9、ないし、A15の改良版であり、また、2014年にはARMv8をベースとして新CPUが出ると推測している。

なお、その後、Gerard Williams はAppleのチーフCPUアーキテクトとなり、一方で、Jim Keller はAMDへ行ったそうだ。

というか、元ネタはこちらですね。

Apple Designed Own CPU For A6
http://www.linleygroup.com/newsletters/newsletter_detail.php?num=4881

AMD の Jaguar コア

AMD to double up cores with Jaguars
http://www.theregister.co.uk/2012/08/29/amd_jaguar_core_design/

Jaguarコアのフロアプランを見ることができる。アメーバ状の配置をしており、Bobcatに続き、自動設計ツールが使われたことが推測される。ただし、FPだけはほぼ長方形をしており、他とは別に設計されたようだ(FPの内部が自動設計なのかカスタム設計なのかは、この図だけでは分からないが)。FPの左側の境界がきれいな直線になっていないのは、他のモジュールとのインターフェース用のバッファは自動配置(最適化)の対象としたということだろう。

開発にはGPU設計用のツールを使用したようだ。CPU開発者がGPU用ツールを使いこなすのはたいへんだったようで、"took a lot of blood, sweat, and tears"とのこと。初期のフロアプランは実に"terrible"だったそうな。

サーバ用プロセッサの将来

"data movement energy" が問題となる時代に、サーバ用プロセッサのデザインはどのようになっていくのだろうか。

Intel keynoter: Power consumption hurdles litter path to exascale computing
http://www.eetimes.com/electronics-news/4390114/Intel-keynoter--Power-consumption-hurdles-litter-path-to-exascale-computing-

スパコンほどには電力あたりの性能をうるさく言われないんだろうし、当面、シングルスレッド性能は重要視されるのだろうし。

なんというか、今のところメモリ階層はそのままでコア数ばかり増える方向のように思えるのだけど、一昔前のCPU+RAM(キャッシュメモリではなく)を1チップに収めるみたいなアプローチはないのかしら。コアは1つか2つで、LL$の外側に128MBとか256MBのRAMをオンチップで持つ。で、チップ外の大容量RAMはRAMディスク的に使う、と。

ああ、高速ロジック向けのプロセスではDRAM並みの容量は出せないし、DRAM向けのプロセスでは高速な演算器を作れないんだった。

結局、Wide I/Oでいんじゃね? って気がしてきた……

Internet-on-a-chip

Mesh net ties Internet-on-a-chip with multi-cores
http://www.eetimes.com/electronics-news/4370783/Mesh-net-ties-Internet--on--a--chip-with-multi--cores

将来のマルチコアプロセッサは、コア間の通信もパケットでやり取りするようになるらしい。コア1つ1つがルーターを持つようになるんだとか。

Intel の技術の今後の方向性

ISSCCを受けての後藤さんのまとめ。

省電力と効率化にフォーカスした今後のIntel
http://pc.watch.impress.co.jp/docs/column/kaigai/20120306_516630.html

- レギュレータのチップ統合→細粒度の電力制御
- RFモジュールのチップ統合
- DRAMの3Dスタッキング
- オンチップインターコネクトの一新
- Near-Threshold Voltage技術

多くが省電力を意識した技術となっている。

もっとも他社をリードしていそうなのは、やはり、Near-Threshold Voltage技術だろうか。半導体プロセス、回路技術、論理設計、全てを持っていないとなかなかこういうことはできない。唯一対抗できそうなのは、IBMくらいだろうか。そのうち、Samsungあたりも割って入ってくるかもしれないが。

Snapdragon S4 の動的周波数制御

Snapdragon S4で、個々のコアが負荷に応じて動的にクロックが変わる様子が公開されていたそうだ。

【MWC 2012レポート】【Broadcom/NXP/Qualcomm編】
BroadcomのICS向けSoCや、NXPの新NFC、Qualcommの11acなど
http://pc.watch.impress.co.jp/docs/news/event/20120301_515715.html

写真を見ると、各コアの動作周波数が、1.27GHz、1.01GHz、1.19GHz、0.90GHzとなっており、周波数が非常に細かく制御されていることが分かる。

TI が OMAP 5 をデモ

TIが、他社のクアッドコアCPU (当然、Tegra 3のことと思われる) と比較して、OMAP 5の方が性能が高いとするデモを行ったそうだ。


【MWC】「クアッドコアよりも高性能」、OMAP ５の処理性能をアピールするTI社
http://techon.nikkeibp.co.jp/article/NEWS/20120228/206297/

デモに使われたOMAP 5の動作周波数は1.5GHzである。これに対し、NVIDIAの発表によればクアッドコアTegra 3の最大動作周波数は1.4GHzだそうだ。

以下は、関連記事である。


【Mobile World Congress 2012】TI、“マルチコア”で2GHz駆動のOMAP5をデモ
http://k-tai.impress.co.jp/docs/event/mwc2012/20120301_515700.html

この記事によると、OMAP 5のスペックは以下のようになる。

OMAP 5
- CPUコア: Cortex-A15 x 2, Cortex-M4 x 2
- 最大動作周波数: 2GHz

OMAP 5のCPUコアはCortex-A15ということで、Tegra 3との比較において動作周波数が高いだけでなく、マイクロアーキテクチャの差もあっての勝利ということなのかもしれない。ただし、NVIDIAも次世代では当然Cortex-A15ベースとしてくるはずで、現時点で勝った、負けたというのは、技術的にはあまり意味が無さそうだ。また、いずれの記事にも消費電力に関する記述が無いが、消費電力を考えずに性能の比較をしていたのであれば、それこそ全く意味は無いだろう。

OMAP 5では、低消費電力コアがCortex-M4であり、論理的(ISA的)にはホモジニアスなアプローチであるARMのbig.LITTLEと微妙に方向性が異なるのは興味深い。TIは以前から、SoCにおいてヘテロジニアスなマルチコアを手がけており、それの発展形ということだろうか。もちろん、OMAP 5の企画段階ではbig.LITTLEは発表されておらず、使いようがなかったわけだが、次の世代ではbig.LITTLEに合わせてくるのだろうか、それとも、OMAP 5における組み合わせを踏襲してくるのだろうか。

Atom Z シリーズのロードマップ

# ロードマップというほどのものでは無いような気もしますが。

インテルがAtomプロセッサーの協力関係を強化、ロードマップも
http://k-tai.impress.co.jp/docs/event/mwc2012/20120228_515169.html

Atom Z2460 (現行)
- 最大動作周波数: 2.0GHz

Atom Z2580
- Z2460の2倍のパフォーマンス (デュアルコア化?)

Atom Z2000
- 動作周波数: 1.0GHz

次世代では、ハイパフォーマンス向けとローパワー向けに2極化するようです。

GLOBALFOUNDRIES 28nm SLP プロセス向け Coretex-A9 MPCore POP

ARMが、GLOBALFOUNDRIESの28nm SLP (Super Low Power) プロセス向けに、Cortex-A9 MPCore POP (Processor Optimization Pack) の提供を開始した。

ARM、GLOBALFOUNDRIES 28nmプロセス向けのCortex-A9 POPの提供を開始
http://news.mynavi.jp/news/2012/02/28/014/index.html

このProcessor Optimization PackをArtisan Physical IPと組み合わせることで、容易に柔軟性に富んだSoCの構成が可能となるそうだ。

28nm SLPプロセス向けのArtisan Physical IPには、以下のものが含まれる。

- 9track/12track Multi-Vt Standard cell libraries
- 電力管理キット
- ECOキット
- 高密度/高速のメモリコンパイラ
- GPIO

standard cellに、9trackのものと12trackのものがあるのが興味深い。それぞれ、どのような用途が想定されているのだろうか。

また、Processor Optimization Packには、以下のものが含まれる。

- Artisan Physical IP の Logic Libraries と Memory Instances
- コアの構成による性能の変化に関する詳細なベンチマークレポート
- POP Imprementation Guide

Huawei の K3V2

HuaweiがTegra3対抗のチップを開発した。

Huawei claims quad-core chip outguns Tegra3
http://www.eetimes.com/electronics-news/4236937/Huawei-claims-quad-core-chip-outguns-Tegra3

K3V2
- TSMC 40nm LPプロセス
- 動作周波数: 1.2-1.5GHz
- CPU: Cortex-A9 x 4
- GPU: 16コア、35 frames/sec (cf. Tegra3: 13fps、Dual core Snapdragon: 8.4fps)

GPUはアメリカの会社(名前は非公開)との共同開発で、詳細は不明。ブロックの実装はアメリカ側で行われたそうだ。当然、NVIDIAではないだろうし、S3はHTCなのでこれも違う。ひょっとして、AMDだったりするんだろうか?

Huaweiはさらに、12ヶ月以内に Cortex-A15/A7を用いた次世代チップを出すつもりのようだ。28nmプロセスを使用する予定とのこと。

以下は日本語の関連記事。

【MWC】Huaweiがハイエンド・スマートフォンに本格参戦、
独自の4コア・アプリケーション・プロセサ搭載機を発表
http://techon.nikkeibp.co.jp/article/NEWS/20120227/206092/

Samsung の Exynos

なるほど。発表としてはExynosのものだけど、Apple A6 の仕様を予測する材料になるわけか。

ISSCCでSamsungが32nmプロセス版のスマートフォン用チップを発表
http://pc.watch.impress.co.jp/docs/column/kaigai/20120223_514027.html

Exynos
- CPUコア: Cortex-A9 x 2 or x 4
- GPUコア: Mali-T400MP4
- L2$: 1MB共有
- メモリ: LPDDR2デュアルチャネル(32x2 bit), 6.4GB/s (800Mbps時)
- 32nm HKMG
- 動作周波数: 最大1.5GHz

モバイル向けということもあって、省電力化技術もてんこ盛りである。45nm版は性能優先で設計したが、32nm版では省電力を優先したそうだ。

- CPUコア単位のパワーゲーティング
- L2$も半分ずつオフにすることが可能
- DVFS (Dynamic Voltage and Frequency Scaling)
- Body Bias (パフォーマンスを13.5%向上、リーク電流を21%削減)

さらに、温度管理ユニット (Thermal Management Unit:TMU) を組み込み、温度上昇時にはCPUのスロットリングやシャットダウンが行われる。

AMD が Piledriver で共振クロックメッシュを採用

【ISSCC】AMDが次期プロセサ・コア「Piledriver」に、Cyclosの共振クロック・メッシュを実装
http://techon.nikkeibp.co.jp/article/NEWS/20120221/205374/

共振クロックメッシュとは、クロックメッシュをキャパシタとして、それに接続したインダクタとでタンク回路を構成し、共振周波数で変化する電流をクロック信号として使用する技術だそうだ。

共振クロックメッシュの採用により、クロック分配の消費電力を最大24％削減することが可能だそうだ。チップ全体の消費電力としては、最大10%減が見込まれる。クロックスキューも小さくできるとのこと。

以下の記事には、PiledriverのCPUモジュールのダイ写真があり、クロック分配で使用されるインダクタの配置の様子を見ることができる。

ISSCCで各プロセッサベンダーが発表、IntelはIvy Bridgeを公開へ
http://pc.watch.impress.co.jp/docs/column/kaigai/20120222_513581.html

チップ電力を最大10%削減可能ということだが、ダイ写真を見る限りでは、面積ペナルティもかなりのものになりそうに見える。インダクタがブロック間の配線の障害にならないのか、ということも気になる。

Cylosの説明では、インダクタの追加などによる面積ペナルティは4～5%とのこと。ただし、最近のSoCでは、チップ面積はI/Oパッド数で決まっており、チップには「空き地」が存在するため、実質的な面積ペナルティを0とすることが可能なのだそうだ。


['12.03.06 追記]


AMDが2013年に投入するPiledriverコアの新技術とは？
http://ascii.jp/elem/000/000/675/675860/

5ページ目にPiledriverで使用されているインダクターマクロの概略図が載っている。

Complex logic cores will become uninteresting

探し物のついでにたまたま見つけた、Exascale computing に関するIntelの発表資料の中に、興味深い記述があった。

Technology and Design Challenges to Realize Exascale
http://www.orau.gov/archI2011/presentations/borkars.pdf

P.25に "Toshiba's Experiment" として、CellのSPUを論理合成で設計して、IBMのカスタム設計と比較して、面積を30%、配線長を28%、それぞれ減らしたという例が挙げられている(ただし、動作周波数は確か4.5GHzから4GHzに低下していたはず)。これまでCPUコアの多くの部分をカスタム設計することで成功を収めてきたはずのIntelが、このような発表をするとは少し驚かされた。


さらに、次ページには "Complex logic cores will become uninteresting" などという記述もある。メニーコアともなるとCPUコア単体のシングルスレッド性能は問題ではなくなり、システム全体のアーキテクチャが重要となる。よって、CPUコアは性能的には論理合成で十分であり、むしろASIC的な手法によりコンパクトに作る方が有利ということだろうか。


# 何か、どこかで聞いたことのあるような話である。

ARM の Skrymir と Tyr

GPUコアはbig.LITTLEとは異なるのではないかとの予想。

ARMの次世代GPU「Skrymir」と「Tyr」の謎
http://pc.watch.impress.co.jp/docs/column/kaigai/20120215_511949.html

確かにGPUでは、使わないユニットの電源を切ることで省電力化が可能なので、big.LITTLE的なアプローチはそれほど有効ではないと思われる。ハイエンドのGPUコアとローエンドのGPUコアを並行して開発するだけなのかも知れない。

後半は、POP (Processor Optimization Pack) のお話。後藤さんはソフトマクロのCPUコアの話として書いてるんだけど、図中にPOPと Osprey Hard Macro を組み合わせた記述があるので、CPUコアに限定された話ではないんじゃないかと思う。

というところで、ググってみた。

ARMとTSMC、20nmのCortex-A15 MPCoreをテープアウト
http://techon.nikkeibp.co.jp/article/NEWS/20111018/199474/

POPは特定のプロセスやプロセサ・コアに最適化したArtisan物理IPや、EDAツールの制約条件、設計上の留意点など、そのプロセサ・コアをハードウェアとして実装するために必要なデータを集めたものである。

特定のプロセスに最適化したメソドロジーを提供してくれるということらしい。

で、Osprey Hard Macro と POP physical IP を組み合わせて使うことも可能というわけだ。