今回、STMicroは、歩留まりや信頼性、フィールド違反に関連した問題を特定するための論理シミュレーションの違反レポートの確認や、チップ・レポートの解析工程を自動化する独自のソフトウェアを、VIAプラットフォームをベースにして開発した。このチップ・レポートによって、潜在的な異常を自動的に特定することが可能になった。特定した潜在的な異常はフィジカル・レイアウト上で詳細に解析することになる。内製CAD部隊の生きる道として、こういう設計者に近い領域を頑張るというのは、アリかもしれない。
Intel全体のデータセンター数は87と2009年の95から少し減った（図1）。一方で、ストレージ容量やネットワーク帯域幅は2009年の倍以上になっている。「処理能力の70％以上を使う、半導体設計の複雑度が急速に高まっていることがその背景にある」（富澤氏）。実際、半導体設計向けの処理能力は急上昇している。2008年比で2011年の半導体設計の処理能力は159％増加（約2.6倍）になったという。儲かってるところは、リソースにも投資できて良いですなあ。とは言え、
処理能力は向上しているが、同時に効率化を進めており、2011年は半導体設計関係で1990万米ドル（約16億5200万円）のコストを削減した（図2）。もちろん効率化も進めていると。
このうち、700万米ドル（約5億8100万円）が「設計コンピューティング予測エンジン」の導入によるものだ（図3）。これは、収束しないなどの異常終了によって結果が出ない処理を、異常終了前に検知することで、無駄な処理を減らす。どんな超技術やねん! って思ったら、
以前に正常終了した同種の処理時間から推定して時間がかかりすぎていると、異常終了の危険性が高いと判断しているという。そういうことか。
設計コンピューティング予測エンジンのほかに、「NUMA Booster」とうアルゴリズムも、半導体設計業務の効率化に寄与しているという。NUMA Boosterはコンピューティング・ジョブの計算資源への割り付けを最適化するためのアルゴリズムである。なんてものが。
