Cadence のクロック設計技術 CCOpt の適用事例

「消費電力削減は副次的な効果」、ルネサスがハイエンドMCUのクロック設計最適化で講演
http://techon.nikkeibp.co.jp/article/NEWS/20120724/230131/

Cadenceのクロック設計技術、CCOpt (Clock Concurrent Optimization) をハイエンドMCUの設計に適用した事例。ハイエンドと言っても、最大動作周波数が160MHz、インスタンス数が850Kのチップとのことで、要求性能は高くないし、かなり小規模のチップと言える。

Cadenceの従来のクロック設計技術、CTS (clock tree synthesis) では、ゼロスキューを目指してクロックだけを最適化するのに対し、CCOptでは、クロックとデータラインの最適化を行うそうだ(スラックを考慮しているということだろうか?)。

ルネサスではCCOptを使用することにより、従来手法である「CTS+人手によるスキュー調整」では不可能であった、High Speed RAM (ハイエンド向け、高速・大面積) から、Compact RAM (ローエンド向け、低速・高密度)への置き換えに成功したそうだ。

ただし、大規模な回路では不安が残るとし、EDI systemとの結合度を上げることが今後の課題であるとしている。