Intel CTO の4つの予想

Intelジャスティン・ラトナーCTO来日会見

- 閾値電圧近くで動作するトランジスタ
　　低消費電力。性能が必要な場合は動作電圧を上げる。

- シリコンフォトニクス
　　LightPeak。CPUとメモリ間の光接続も。

- ソフトウェアベースのレンダリング
　　Larrabee。

- 仮想メモリ技術
　　異なるタイプのコア間でのメモリ共有。

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将来のトランジスタ技術の候補として以下の3つを挙げている。

(1) 高移動度チャネル

　III-V族半導体、Ge等が候補。III-V族半導体チャネルの5つの課題: 非プレーナ構造との融合、p型チャネルの実現、大口径SiウエーハへのIII-V族半導体のエピタキシャル成長、自己整合（セルフアライン）型の製造プロセスが可能なデバイス構造、high-kゲート絶縁膜の導入。Geチャネルの3つの課題: high-kゲート絶縁膜の界面品質の向上、短チャネル効果の抑制、寄生抵抗の増大への対処。

(2) マルチゲート

　マルチゲートの4つの課題: ひずみSi技術との融合、寄生抵抗の増大への対処、立体構造に対応する製造技術、デバイス設計のパラメータが増えることに応える設計技術。これまでに報告されているFin-FETの駆動電流はプレーナ構造に比べはるかに劣るため、ひずみSi技術との融合は重要と考えられる。

(3) トンネル効果に基づくトランジスタ

　伝導帯と価電子帯のバンド間トンネル現象をゲート電圧で制御するもの。Sファクタ（ドレイン電流がゲート電圧に対してどれほど急峻に増えるかを示す値）を現行のMOS FETの理論限界である60mV/ケタより小さくできることから、サブスレッショルド・リーク電流を増やすことなくしきい電圧を下げられる。材料やデバイス構造など、あらゆるレベルで基礎からの検討が必要で量産化のハードルは高い。例えば、バンド間トンネリングの効率を上げて高い駆動電流が得られるような新材料の導入が必要。