IBM と Tezzaron の3次元実装技術

【ISSCC】最先端テクノロジによる回路技術と3次元実装を使ったシステム化技術に注目
http://techon.nikkeibp.co.jp/article/NEWS/20120222/205493/

IBM
- L3$用eDRAMチップと擬似プロセッサをTSVで3次元接続
- 接続ピッチは50um
- スタック前のチップ単体とスタック後のチップの試験を両立可能な設計
- クロック分配は Shorted Clock 手法 (各レイヤーのバッファを短絡) により、低スキュー化
- 45nm SOI プロセスで、動作周波数は 2GHz

Tezzaron
- TSVとFace-to-faceのCuボンディング技術を併用
- チップ厚を12umとすることで、Face-to-faceと同等の接続ピッチ5umを実現
- Michigan大学が、64個のARMコアを搭載したプロセッサチップとSRAMチップを積層
- プロセッサを650mV動作、SRAMを870mV動作とすることで、高い電力効率を実現


IBMの3次元実装技術については、以下の記事がもう少し詳しい。

【ISSCC】疑似プロセサとキャッシュをTSVで積層、IBM社が2.7GHz動作を実現
http://techon.nikkeibp.co.jp/article/NEWS/20120222/205603/

マイクロプロセッサとキャッシュメモリを積層した3次元システムを実現するには、

- 熱をいかに逃がすか
- 積層間の電力供給
- 積層前の良品ダイの確保
- 3次元システム特有の回路や技術の開発

という4つの課題があり、今回の開発では、これらの技術の確立が目標とのこと。

通常の厚さのプロセッサチップに薄いメモリチップを積層する形で、TSVはメモリチップ側であるため、メモリチップを複数積層することが可能となっている。今回は3個までの積層を想定しているそうだ。プロセッサチップの裏側はヒートシンクに接触しており、C4バンプはメモリチップの裏側に付けられている。この形であれば、発熱量の多いプロセッサチップの冷却も可能ということであろう。

こちらの記事では動作周波数が2GHzではなく2.7GHzとなっており、最初の記事と矛盾するが、電圧とクロック周期の関係を表した図を見ると、最高値が2.7GHzであることは間違いなさそうだ。2GHzというのは、ある特定の条件の下での動作周波数なのかもしれない。




['12.02.23 追記]


Tezzaronの3次元実装技術。Georgia Tech. の例。

【ISSCC】3次元構成のメニーコア・プロセサが登場、64コア・チップとSRAMチップを積層
http://techon.nikkeibp.co.jp/article/NEWS/20120223/205710/

現在は、次世代システムとして、2個の128コア・プロセサ・チップ（SRAM内蔵）と3個のDRAMチップ（チップ当たりのメモリ容量64Mバイト）の計5チップを3次元積層したサブシステム「3D-MAPS V2」を開発中という。

['12.02.24 追記]

関連記事。図が多い。

 3D processor/memory mashups take center stage
http://www.theregister.co.uk/2012/02/24/3d_chips/