ポスト「京」

今後のHPCI計画推進のあり方に関する検討ワーキンググループ（第17回）　議事録
http://www.mext.go.jp/b_menu/shingi/chousa/shinkou/028/gijiroku/1338143.htm

• 汎用メニーコア部と演算加速機構部が存在。
• 汎用メニーコア部は「京」のアプリの移植性も重視。
• 演算加速機構部の信頼性については、日本メーカのRAS技術を使い、NVIDIAより桁が高いレベルの信頼性を実現する。
• 具体的には、演算器を含むプロセッサ全部の要素にエラー訂正機能を付ける。
• どのベンダが何をやるかは決まっていない。
• 数値計算ライブラリについて、加速機構、通信ネットワーク、SIMD演算については独自開発が必要。全体のアルゴリズムについては国際協力により標準的なものとすることを目指す。
• システムソフトウェアについて、メニーコアの計算ノードでは基本的にマイクロカーネルが動き、数コアではLinuxカーネルが動く。「京」とは異なり、そこで動くのはフルセットのLinuxである。
• 加速機構は、小さなコアとメモリを1つのチップに入れる。
• 汎用メニーコア部と演算加速機構部は別チップ。ただし、メモリ空間の共有は実現したい。
• NVIDIAなどの一体型(ヘテロ構成)と比較しての利点は、開発サイクルを短くできることと、加速機構側にコンパクトなネットワークを付けられること。
• 2019～20年に設置・調整という工程。「京」のリプレースとなるため、「京」はその時点で停止する。
• 汎用メニーコア部のB/Fは「京」の1/5～1/6になる見込み(検討中)。

• 理化学研究所は開発主体の候補として適切である。

Intel の 14/10nm プロセスにおけるリソ戦略

【SPIE】Intelが20nm世代以降のリソグラフィ技術を語る、「コンプリメンタリー・リソを駆使」
http://techon.nikkeibp.co.jp/article/NEWS/20130225/267851/

14nmプロセスではArF液浸のDPを使用。10nmプロセスではline and space パターンの形成にArF液浸のDPを使用し、カッティングパターンの形成にEUVを使用するようだ。ただし、EUVの開発の進捗によっては、カッティングパターンの形成にもArF液浸のマルチパターニングを使用する可能性も。

Loongson Technology の Godson 3B 1500

中国製プロセッサ、Godsonに関する記事。

China's Godson processors to power servers in 2014
http://www.eetimes.com/electronics-news/4407272/China-processors-to-power-homegrown-server-in-2014

32nm版のサンプル品が完成し、更に2ヶ月の間に28nmシュリンク版がテープアウトされる予定だそうだ。

28nm版は商品化され、サーバに搭載される。Linux上のJavaで、データベースとミドルウェアプラットフォームが開発中なのだとか。他にも、Godsonデスクトップを試作したとか、組み込み向けの32ビットGodsonとか。

ISAこそMIPS互換であるが、大国たるものプロセッサアーキテクチャの1つくらい自国で保持しておかないと、といったところか。

Samsung の Exynos 5 Octa

【ISSCC】Samsungがbig.LITTLE技術を採用した28nm世代SoCを発表
http://techon.nikkeibp.co.jp/article/EVENT/20130220/266913/

最大動作周波数は、Cortex-A15が1.8GHz、Cortex-A7が1.2GHz。Cortex-A7コアの面積はCortex-A15コアのほぼ1/5なので、NVIDIAの4-PLUS-1と比較して、面積的に不利ということは無さそう。

コア毎のパワーゲーティングを実現したり、Hツリーとクロックメッシュを組み合わせたクロック分配系を採用するなど、実装技術としては相当高いレベルにあると言って良さそうだ。

SPARC M4?

Oracle: ket uj SPARC chip jov?re, tovabbi harom fejlesztes alatt
http://www.hwsw.hu/hirek/49147/oracle-sparc-t5-m4-risc-szerver-processzor.html

SPARC M4
- 6コア (S3コア)
- L3$: 48MB
- 32ソケットまでスケーリング

その他
- M5は最初の試作品をテスト中
- M6は製図板にある(設計を開始している?)
- T6にはOracleソフトウェア用のアクセラレータ(Oracle Application Accelerators)を積む

# なんとなく、NDAセッションの内容を書いている気がする。

そして、以下が最新のロードマップだそうな。

Oracle SPARC Processor Roadmap
http://www.oracle.com/us/products/servers-storage/servers/sparc-enterprise/public-sparc-roadmap-421264.pdf

2013年初頭
- T5 (in Test)  +2.5x Throughput, +1.2x Thread Strength
- M4 (in Test)  +6x Throughput, +1.5x Thread Strength

2013年末
- M5 (in the Lab)  +2x Throughput, >1x Thread Strength

2014年末
- M6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators
- T6  2x Throughput, +1.5x Thread Strength, Oracle Application Accelerators

とりあえず、上記の記事とは矛盾していないようだ。

POWER7+ デビュー

Power7+ chips debut in fat IBM midrange systems
http://www.theregister.co.uk/2012/10/03/ibm_power7_plus_server_launch/

POWER7+デビュー。一気に全てのクラスに、とは行かなかった模様。

今回発表されたのが3コアないし4コア品のみで、6コアないし8コア品が無いということで、32nmプロセスの歩留まりが悪いのではないかと、TPMは推測している。

まだ値が出揃っていませんが、POWER7との比較は以下のような感じ。

IBM Power Systems performance benchmarks
http://www-03.ibm.com/systems/power/hardware/benchmarks/hpc.html

SPECfp_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,550 SPECfp_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (2,880 SPECfp_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

SPECint_rate2006

• A 64-core IBM Power 780 (3.86 GHz) is the best 64-core Linux system (2,740 SPECint_rate2006 result, 64 cores, 8 chips, 8 cores/chip, 4 threads/core). 

• A 64-core IBM Power 780 (4.424 GHz, POWER7+) is the best 64-core system (3,730 SPECint_rate2006 result, 64 cores, 16 chips, 4 cores/chip, 4 threads/core).

GLOBALFOUNDRIES が 14nm FinFET プロセスを2014年に?

GLOBALFOUNDRIES、2014年に14nm世代のFinFETプロセス投入へ
http://eetimes.jp/ee/articles/1209/21/news110_2.html

2012年9月現在、20nmプロセスの量産すら開始されていないのに、2014年に14nmプロセスを提供できるわけがないと思えるのだが、これにはどうやらカラクリがあるようだ。

まずは、プレスリリース。

GLOBALFOUNDRIES Unveils FinFET Transistor Architecture Optimized for Next-Generation Mobile Devices
http://www.globalfoundries.com/newsroom/2012/20120920.aspx

そして、プレゼン資料。

14nm-XM overview presentation
http://www.globalfoundries.com/technology/pdf/GF-14XM-Press-FINAL.pdf

発表では、20nm LPMプロセスから14nm XMプロセスへの移行の容易性が強調されていたようだが、プレゼン資料の13ページに"Cost and Density optimized BEOL from 20LPM"という記述があるように、どうやらBEOLは20nm LPMプロセスのまま、FEOLだけFinFETに切り替えるということのようだ。"80nm SP wiring"とあるので、配線ピッチはおそらく80nm。さらに、"Proven optimized Middle of Line (MOL) from 20LPM"などという記述もある。

つまり、FinFETにすることでゲート長が短くなるので、他の寸法は20nmプロセスとは変わらないが、プロセスノードとしては14nmを名乗る、ということですね。

というわけで今回の発表は、以前から言われていた「20nmプロセスでプレーナ→FinFETというステップを踏む」というのを、「14nm」という数字でセンセーショナルに発表しただけということらしい。まあ、ゲート長は実際短くなるんだろうし、リーク電流が相当減るのも事実でしょうし(ちゃんと作れればね :)

以下は関連記事。

GLOBALFOUNDRIESが14nm世代プロセスを発表、微細化を加速し2014年に量産予定
http://techon.nikkeibp.co.jp/article/NEWS/20120921/241241/

今回の発表のポイントとなるところが、うまくまとまっている。

High Bandwidth Memory

Wide I/O 2からHBMまで、次々世代メモリが見えたMemcon 2012
http://pc.watch.impress.co.jp/docs/column/kaigai/20120924_561444.html

やはり冷却のことを考えると、ダイスタッキングではなく、TSVインターポーザを用いるのが現実的のようだ。

以下に簡単にまとめる。

• HBMには1Tbps(136GB/sec)クラスと2Tbps(273GB/sec)クラスの2つのスペックがあるが、仕様はまだ未確定。
• 1Tbpsクラスは512bitインターフェースで実現可能であるが、2Tbpsクラスには1024bitインターフェースが必要とみられるため、両者を1024bitで統一しようとする動きがある。
• パフォーマンスプロセッサでは熱量が多いため、DRAMのスタッキングは難しいだろう。
• GPUに4個のHBMをTSVインターポーザに載せることで、1TB/secクラスの超広帯域メモリを実現可能。

Apple の A6 プロセッサのダイ写真

A peek inside Apple's A6 processor
http://www.eetimes.com/electronics-news/4396851/Teardown-points-to-Samsung-as-builder-of-iPhone-5-CPU

CPUコアの形状が長方形ではなさそう(=専用のフロアプラン?)だったり、内部が小さいブロックに分かれている(=カスタム設計?)ように見えたり、CPUコアが出来合いのものではないという説は、どうやら正しそうだ。

……などと考えていたところに安藤さん。

最近の話題 2012年9月22日
http://www.geocities.jp/andosprocinfo/wadai12/20120922.htm

2コアのキャッシュRAMの上に出っ張っている領域が，面積の小さい低電力コアかもしれません。

言われてみれば、そうかも。



['12.09.26 追記]

より細かい部分まで分かる写真。


Chip strip reveals 'handmade' Apple A6
http://www.reghardware.com/2012/09/25/apple_a6_chip_stripped_bare/

CPUコアの中で水色に見える部分って何なんだろう?

Apple A6 ネタ

# タイトルはお下品ですが、内容はまとも。

Apple spent $500M to say ‘f*** you’ to Samsung
http://venturebeat.com/2012/09/18/more-details-shake-loose-on-apples-a6-chip-including-a-500m-development-effort/

タイトルの$500Mとは、チップ開発企業(PA semi、Intrinsity)の買収に$400Mを費やし、更に、4年間の開発費が$100Mに上るという計算のようだ。

PA semi の買収後、ARMコアを採用した Apple A4 の開発と並行して新CPUのマイクロアーキテクチャの開発を開始。PA semi の CEO、Dan Dobberpuhl がAppleを抜けた後も、PWRficientの開発者であった Jim Keller、Pete Bannon らは残って開発を続け、そこにARMのフェローで、Cortex-A8やA15の開発をリードした Gerard Williams が合流。マイクロアーキテクチャの設計が終わり、実装
フェーズに入ったところで Intrinsity を買収。昨年の夏にはA6の開発を完了した、という流れ。

A6のCPUコアはCortex-A9、ないし、A15の改良版であり、また、2014年にはARMv8をベースとして新CPUが出ると推測している。

なお、その後、Gerard Williams はAppleのチーフCPUアーキテクトとなり、一方で、Jim Keller はAMDへ行ったそうだ。

というか、元ネタはこちらですね。

Apple Designed Own CPU For A6
http://www.linleygroup.com/newsletters/newsletter_detail.php?num=4881

Synopsys の IC Validator の 20nm プロセス対応

Synopsys、フィジカル検証ツール「IC Validator」を20nm以降対応に更改
http://techon.nikkeibp.co.jp/article/NEWS/20120910/238960/

改善点は以下の4つ。

• ダブルパターニングに対応
• 2次元パターンマッチング機能を追加
• 64個のプロセッサでの分散処理が可能に
• IC Compilerとの連携強化

AMD の Jaguar コア

AMD to double up cores with Jaguars
http://www.theregister.co.uk/2012/08/29/amd_jaguar_core_design/

Jaguarコアのフロアプランを見ることができる。アメーバ状の配置をしており、Bobcatに続き、自動設計ツールが使われたことが推測される。ただし、FPだけはほぼ長方形をしており、他とは別に設計されたようだ(FPの内部が自動設計なのかカスタム設計なのかは、この図だけでは分からないが)。FPの左側の境界がきれいな直線になっていないのは、他のモジュールとのインターフェース用のバッファは自動配置(最適化)の対象としたということだろう。

開発にはGPU設計用のツールを使用したようだ。CPU開発者がGPU用ツールを使いこなすのはたいへんだったようで、"took a lot of blood, sweat, and tears"とのこと。初期のフロアプランは実に"terrible"だったそうな。

Synopsys が SpringSoft を買収

Synopsys、SpringSoftを買収へ
http://techon.nikkeibp.co.jp/article/NEWS/20120804/232352/

これには驚かされた。

米国の企業同士であれば、M&Aなど日常茶飯事であるのだが、SpringSoftは台湾の企業であるたため、いわゆる3強に買収されるなんてことはないと思い込んでいた。

まあ、EDA業界は中国系の人が多いので、文化の違いみたいなものはあまり問題にならないのかもしれない。

そして、以下の記事は、Synopsysによる、Magma、Ciranova、そして今回のSpringSoft買収を受けての考察である。

Is Synopsys helping chip making return to its roots?
http://www.eetimes.com/electronics-news/4391672/Is-Synopsys-helping-chip-making-return-to-its-roots-

最先端プロセスへ投資できる企業が減り、EDAツールの買い手も減ってきた。その結果、少数の強力な買い手が出現することとなり、これに対抗するためEDAベンダは統合に向かった、といった内容となっている。

TSMC の 20nm プロセスの次

TSMC says single-customer fabs make sense
http://www.eetimes.com/electronics-news/4391104/TSMC-says-single-customer-fabs-make-sense

今後、大口顧客には1つの工場まるごと、あるいは、それ以上を割り当てるというTSMCの方針に関する記事だが、その中にこのような記述が。

Fab 14, will be the source of the majority of 20-nm planar CMOS and 16-nm FinFET CMOS.

ということで、20nmの次は16nmでFinFETということのようだ。

Synopsys の多電源設計メソドロジ

入門編として、良くまとまっている資料である。

低消費電力チップを実現するEnd-to-Endの多電源設計メソドロジ
http://www.synopsys.co.jp/products/technology/power/lowpower.html

Cadence のクロック設計技術 CCOpt の適用事例

「消費電力削減は副次的な効果」、ルネサスがハイエンドMCUのクロック設計最適化で講演
http://techon.nikkeibp.co.jp/article/NEWS/20120724/230131/

Cadenceのクロック設計技術、CCOpt (Clock Concurrent Optimization) をハイエンドMCUの設計に適用した事例。ハイエンドと言っても、最大動作周波数が160MHz、インスタンス数が850Kのチップとのことで、要求性能は高くないし、かなり小規模のチップと言える。

Cadenceの従来のクロック設計技術、CTS (clock tree synthesis) では、ゼロスキューを目指してクロックだけを最適化するのに対し、CCOptでは、クロックとデータラインの最適化を行うそうだ(スラックを考慮しているということだろうか?)。

ルネサスではCCOptを使用することにより、従来手法である「CTS+人手によるスキュー調整」では不可能であった、High Speed RAM (ハイエンド向け、高速・大面積) から、Compact RAM (ローエンド向け、低速・高密度)への置き換えに成功したそうだ。

ただし、大規模な回路では不安が残るとし、EDI systemとの結合度を上げることが今後の課題であるとしている。

FSL が UPF2.0 を使用した低消費電力設計フローを構築

「世界に先駆けて構築」、富士通セミコンがUPF 2.0ベースの低消費電力ASIC設計フロー
http://techon.nikkeibp.co.jp/article/NEWS/20120712/228171/

UPF 2.0は、論理パートと物理パートを明確に分離可能なこと、RTLの論理シミュレーションは論理パートのみで実行できることなどにより、ASIC設計フローに向いた形式になった。

「実装屋には使いにくい」という点は改善されたようだ。

CPFではユーザーが最初に定義した内容を各工程で利用するのに対して、UPFではツールが次の工程向けに内容を更新する（書き換える）。同氏によればツールが生成した新たなUPFを検証する必要があるため、できればCPFのようにずっと同じ内容で使いたい。

設計が進むにつれてインクリメンタルに更新していきたいというのはCADを作っている立場からは理解できるのだけど、そうするとLVSあたりで何と何を比較してるのか分からなくなるのよね。

チップ外部からパワー・ゲーティングを行うケースでは、テストベンチにパワー・スイッチに相当する機能を書き込むことで、内部に制御部がある場合と同等の検証が行えるようにした。

へえ、テストベンチに記述するのか。

サーバ用プロセッサの将来

"data movement energy" が問題となる時代に、サーバ用プロセッサのデザインはどのようになっていくのだろうか。

Intel keynoter: Power consumption hurdles litter path to exascale computing
http://www.eetimes.com/electronics-news/4390114/Intel-keynoter--Power-consumption-hurdles-litter-path-to-exascale-computing-

スパコンほどには電力あたりの性能をうるさく言われないんだろうし、当面、シングルスレッド性能は重要視されるのだろうし。

なんというか、今のところメモリ階層はそのままでコア数ばかり増える方向のように思えるのだけど、一昔前のCPU+RAM(キャッシュメモリではなく)を1チップに収めるみたいなアプローチはないのかしら。コアは1つか2つで、LL$の外側に128MBとか256MBのRAMをオンチップで持つ。で、チップ外の大容量RAMはRAMディスク的に使う、と。

ああ、高速ロジック向けのプロセスではDRAM並みの容量は出せないし、DRAM向けのプロセスでは高速な演算器を作れないんだった。

結局、Wide I/Oでいんじゃね? って気がしてきた……

東芝の考える不揮発性メモリの用途

【続報】東芝、3次元構造のNANDフラッシュとReRAMを2013年にサンプル出荷へ
http://techon.nikkeibp.co.jp/article/NEWS/20120710/227594/

東芝は各メモリの用途を以下のように考えているようだ。

　　- NAND: ストレージ、
　　- ReRAM: ストレージ(特に性能を重視する部分)、
　　- STT-MRAM: SSDなどのキャッシュ。

この考え方が正しいとすると、今後は半導体メモリを多階層に組み合わせたものが、ストレージの主流になっていくのかもしれない。

HP のメモリスタの開発が遅延

製品化に苦労しているようです。

HP's faster-than-flash memristor at least TWO years away
http://www.theregister.co.uk/2012/07/09/hp_memristor_and_photons/

Communication is done by photons, computation by electrons and storage by ions

これは、なかなか分かりやすいキャッチフレーズですね。果たして、このキャッチフレーズ通りの世界はやってくるのでしょうか。