今後のTSMCの半導体プロセス

TSMC says equipment vendors late for 14 nm

- 14nmプロセスでは、コスト面から450mmウェハーへの移行が必要
- 20nmプロセスは、ArF + ダブルパターニング
- 14nmプロセスでは、EUVを採用することになるだろう
- 14nmプロセス以降では、ArFよりもEUV、電子ビームの方がコストが低くなる
- EUVと電子ビームのコストはほぼ同じだが、電子ビームはまだ実績がない
- 14nmでは、おそらくFinFETを採用する
- 10nmでは、PchでGe、NchでIII-V族化合物を使用するなど、更なるブレークスルーが必要
- CMOSは7nmまではスケールする


['11.09.12 追記]

日本語訳。ただし、前半のみ?

TSMCの14nm世代への移行は遅れる可能性も、「原因は経済的な問題」

NetLogic のネットワークプロセッサ XLP II

NetLogicが80コアのネットワークプロセサ、XLP II を発表した。

NetLogic tips 80-core network processor

比較的単純なコアであろうとは言え、28nmプロセスで80コアを集積したチップが2.5GHzで動くそうだ。前世代では、40nmプロセスで32コアを集積したチップが2GHzで動いていたことからすると、まあそんなものかなという感じではある。

しかし、パワーウォールによりハイエンドプロセサの動作周波数の向上が鈍化している現状からは、人手を掛けてカスタム設計を行うことの意義が薄れているのではないかとも思えてくる。

ARM の Kingfisher コア

ARMが、Cortex-A15とバイナリ互換を持ち、Cortex-A9よりも消費電力の小さいプロセサコア「Kingfisher」を開発中とのこと。

ARMが新プロセッサコアの概要を発表、「Cortex-A15」との協調運用で消費電力を低減

処理能力はCortex-R7と同等であり、A15をラージコア、Kingfisherをスモールコアとしたヘテロジニアス構成を想定したものだそうだ。

IBMと3Mがチップの3次元実装技術で提携

IBMと3Mがチップを100枚積層することも可能な実装技術を共同で開発するそうだ。

IBM Bets Big on Stacking Chips, With 3M’s Help

チップを多数積層するとなると、当然チップ間の通信が問題となる。

IBM, by contrast, is talking about adding hundreds of thousands of connections on the top and bottom of chips to pass signals up and down a stack, greatly boosting the amount of data passed between chips.

ということで、TSVの使用などが予想されるが、この説明だけでは何とも言いがたい。

また、メモリだけでなくプロセッサも積層するとなると、その発熱が問題となるが、

That’s where 3M comes in. The Minnesota-based materials company will work with IBM to develop special adhesives that can safely conduct heat away from chips,

ということで、熱伝導性の高い接着剤を開発することで対策とするようだ。ここに3Mの技術が生かされるということなのだろう。

この件に関するプレスリリースが以下に出ている。

3M and IBM to Develop New Types of Adhesives to Create 3D Semiconductors

ここには、

3M and IBM plan to develop adhesives that can be applied to silicon wafers,

とあり、チップを切り出す前、ウェハーの段階で貼り合わせてしまうことを考えているようだ。

チップを何枚も積層するような場合、積層したチップが全て動作しないといけないとなると歩留まりが低くなってしまうので、最初から多めに積層しておいて、不良チップについては無効化するというような、冗長化の手法が使われるのではないだろうか。

実用化の時期であるが、TPMの記事、

IBM, 3M glue chips into silicon skyscrapers
によると、'13年の終わり頃には、この技術を使用したチップが製造される予定だそうだ。