Microserver chip performance smackdown
Tileraが自社のTile-GXと、ARM(Coretex-A9)、Atom(N270)とを比較した、という話。Tile-GXは、CoreMarkの値ではARMやAtomを上回るようだ。
サーバの話をするときに、CoreMarkの値を出すのはどうかとは思うが、まあ全く参考にならないというわけでもないだろう。
2011年6月29日水曜日
2011年6月24日金曜日
Oracle の SPARC/Solaris ロードマップ
最新版の SPARC/Solaris ロードマップが公開されている。
Oracle Sun SPARC/Solaris Roadmap July 2011 (PDF)
SPARC関連をまとめると以下のようになる。
2011 T-Series: 1-4 Sockets, +1x Throughput, 3x Single Strand
2012 M-Series: 8-64 Sockets, 6x Throughput, 1.5x Single Strand
2013 T-Series: 1-8 Sockets, 3x Throughput, >1x Single Strand
2014 M-Series: 8-64 Sockets, 2x Througput, >1x Single Strand
2015 SPARC: 1-64 Sockets, 2x Throughput, 1.5x Single Strand
Oracle Sun SPARC/Solaris Roadmap July 2011 (PDF)
SPARC関連をまとめると以下のようになる。
2011 T-Series: 1-4 Sockets, +1x Throughput, 3x Single Strand
2012 M-Series: 8-64 Sockets, 6x Throughput, 1.5x Single Strand
2013 T-Series: 1-8 Sockets, 3x Throughput, >1x Single Strand
2014 M-Series: 8-64 Sockets, 2x Througput, >1x Single Strand
2015 SPARC: 1-64 Sockets, 2x Throughput, 1.5x Single Strand
SPARC T4?
Oracle OpenWorld 2011 の Content Catalog から。
Next-Generation SPARC Processors: An In-Depth Technical Reviewスカウトスレッド、トランザクションメモリは実装されるのだろうか?
Abstract:
In this session, Oracle processor architects explain the design of the latest and fastest-ever SPARC processor. Learn how a new high-speed, dual-issue, out-of-order core can provide both high single-thread performance and industry-leading throughput. The session examines key aspects of this new core, along with the memory hierarchy, the coherence fabric, and integrated I/O. Attendees can expect to learn how the new SPARC processor uses heterogeneous execution and thread- and memory-level parallelism to deliver world-class performance against real-world enterprise workloads.
2011年6月23日木曜日
Micron の Hybrid Memory Cube
# Togetterもどき
https://twitter.com/#!/ProfMatsuoka/status/83843119371665408
https://twitter.com/#!/ProfMatsuoka/status/83843119371665408
https://twitter.com/#!/ProfMatsuoka/status/838441341709271042018年エクサフロップスはALUを並べる計算という観点からは可能だが、メモリのスピードと電力が問題となる。DRAMは中々良いのだが、DIMMを含む現在のバスを含むメモリアーキテクチャの点や静電容量の点でNG。これはスパコンだけの問題ではない。DDR4ではなくHMC。
https://twitter.com/#!/ProfMatsuoka/status/83846249698168833HMC=Hybrid Memory Cube.でないとエクサは行かない。>1000TSVのマルチチップスタッキングで、 DDR3の10倍以上のバンド幅、DIMM全体をオンにしなくて良いので大幅な電力の大幅な削減、4～8倍の実装密度。熱の問題はリフレッシュレートの増加で解決。
https://twitter.com/#!/ProfMatsuoka/status/83848254353182720エクサ時代のHDDの代替えとしては当然NANDフラッシュだが、20nm位になると物理的に、特に信頼性の面でスケーリングが難しくなる。そこでシリコンレベルで3次元構造に移行するのが重要。あるいは相転移メモリなどの他のデバイスに移行する可能性もあるが、NANDに追いつくのは当面困難。
https://twitter.com/#!/ProfMatsuoka/status/83851269969686528メモリ階層は極端に深くなる。DRAMやNANDフラッシュの技術・経済的有利性は当分ゆるぎないが、階層間に他のデバイスが入ってくることはありうる。いずれにしろどんどんマスクコストが上がっているので、退出するか古い世代の技術でニッチにフォーカスするプレイヤーが増えるだろう。本当に将来はHMC-DRAMとNVMとしては相転移メモリがCPUに直付けだろう。後者はNVRAM中で一番スケールする。場合によってはHMCにFCRAMをパッケージ的に統合するかもしれない。あるいはProcessor-in-Memoryもいよいよ実現する可能性も。
Micronの宣伝と言えばそうなのだが、将来のプロセッサの方向性として非常に興味深い。あとHDDのコストパフォーマンス優位は当面変わらないであろう。一方スパコンと携帯デバイスのメモリに関する要求は一致するので、メモリの進歩は両方のイノベーションのドライバーになりうる。以上Micron社のDean Klein氏のキーノートでした。面白かった。
ただし、
のところは良く分からない。熱の問題はリフレッシュレートの増加で解決。
リフレッシュレートが上がれば、むしろ消費電力は増える方向にある気がするのだが。
2011年6月21日火曜日
Intel×SGI
SGI と Intel、最速スパコン「京」の100倍高速なシステムを開発へ
いきなり100倍ですか。
まあ、エクサスケールってことなんだろうけど。
なってしまうのだが。
IntelがMICに注力、2020年までに毎秒1エクサFLOP目指す
そう言えば、NECの名前が無いが、Intelとの提携話はMIC絡みではなかったのだろうか。
関連記事:
Intel readying MIC x64 coprocessor for 2012
いきなり100倍ですか。
まあ、エクサスケールってことなんだろうけど。
「SGI Altix ICE」サーバーと Intel MIC を組み合わせると、コンピュータシステムの密度を最大10倍、単位演算速度当たりの消費電力効率を最大7倍高められるという。電力効率が7倍というのはすごいけど、それでは性能を100倍にすると電力も15倍くらいに
なってしまうのだが。
IntelがMICに注力、2020年までに毎秒1エクサFLOP目指す
Intelはまた、米SGI、米Dell、米Hewlett-Packard、米IBM、米Colfax、米SupermicroなどがKnights Corner搭載製品を投入する予定であることを明らかにした。Dellの名があるのはちょっと意外。
また、スパコンランキング首位のシステムは2015年に毎秒100ペタFLOPを実現し、2018年には1エクサFLOPの壁を破ると予測している。2018年ですか。
そう言えば、NECの名前が無いが、Intelとの提携話はMIC絡みではなかったのだろうか。
関連記事:
Intel readying MIC x64 coprocessor for 2012
登録:
投稿 (Atom)