ドコモがスマートフォン用半導体の合弁会社を設立

ドコモ、国内企業やサムスンとチップセット関連の合弁会社
http://k-tai.impress.co.jp/docs/news/20111227_501991.html

上記の記事以外にもいろいろ読んでみると、どうやら国産ベースバンドチップ「さくらチップ」の後継チップをサムスンに作ってもらうということのようです。

「さくらチップ」については、たとえば、この記事に記述があります。
 
ドコモ、Xi対応スマートフォン「ARROWS X LTE F-05D」の事前予約を10日より受付開始へ。
17日発売予定
http://www.gapsis.jp/2011/12/xiarrows-x-lte-f-05d1017.html

ARROWS X LTE F-05Dは、唯一国産のベースバンドチップ「さくらチップ」
を採用した製品だ。

で、「さくらチップ」とは何かというと、NTTドコモが中心となって開発した、LTE-PF (Long Term Evolution-Platform?)に対応したチップセットということのようです。

LTE-PFについては、たとえば、この記事。

ドコモ、NECなど4社、LTE対応通信プラットフォームを共同開発
http://www.itmedia.co.jp/news/articles/0910/02/news013.html

ネットでは「ベースバンドチップだ。CPUじゃねえよ、馬鹿」などと書き込んでいる人も多いようですが、将来的には当然SoCの一部品としてアプリケーションプロセッサ側に取り込まれてる可能性は高いでしょうし、Samsungと組んだというのは当然そういうことも意識してるのではないでしょうか。

もちろん、短期的には世界的に圧倒的なシェアを持つSamsungの端末に、このペースバンドチップが組み込まれることを狙っての提携だとは思いますが。


['12.04.02追記]

ドコモ、メーカー5社とのチップセット開発計画を断念
http://k-tai.impress.co.jp/docs/news/20120402_523337.html

ちょっとびっくり。


['12.08.06追記]

結局、こういうことに。

富士通、ドコモ、NECがモデムチップ開発で合弁会社
http://www.itmedia.co.jp/news/articles/1208/01/news123.html

富士通が携帯電話端末用モデム事業を分社化し、そこにドコモとNECが出資する形となったようだ。対等合併的なものだと内部で主導権争いが発生しがちなので、母体となる組織がはっきりとしているのは好材料だと思われるが、はたしてQualcommの独走に待ったをかけることはできるだろうか。

マルチ CPU 時代のメモリアーキテクチャ

【IEDM 2011レポート】IBMの最終兵器「レーストラック・メモリ」が登場
http://pc.watch.impress.co.jp/docs/news/event/20111215_498859.html

レーストラックメモリの発表に関する記事なのだが、興味深いのは発表の導入部で行われたメモリアーキテクチャに関する説明だ。

既存のコンピュータ・アーキテクチャはCPUがまず存在し、CPUがキャッシュ、DRAM(主記憶)、SSD(外部記憶)、HDD(外部記憶)といったさまざまなメモリをCPUがアクセスするようにできている。これはシングル(単一)のCPUが演算処理を引き受けている時代には適切なアーキテクチャだった。
しかし数多くのCPUが演算処理を分担するマルチCPUになると、このメモリアーキテクチャでは大量のデータを移動させる頻度が急速に増大し、メモリとCPUの間のデータ転送が完了するまでの遅延時間が無視できないほど長くなる。その結果、CPUを増やしても演算処理性能があまり上がらなくなってしまう。

ここまでで異論のある人は、そうはいないだろう。

そこでマルチCPUのコンピュータではストレージ・クラスの巨大なメモリを中心に配置し、数多くのCPUがこのストレージ・クラス・メモリにアクセスするアーキテクチャが望ましいと説明した。

なるほど、と納得しかけてしまうところだが、ストレージクラスの巨大なメモリともなると、CPUを中心に置こうが、メモリを中心に置こうが、CPUとメモリの組み合わせ全てにおいて、物理的な距離(要はレイテンシ)を等しくすることは不可能だと思われる。たとえレーストラックメモリを導入してメモリを高密度化したとしてもである。したがって、CPU中心のアーキテクチャにおいて、演算器のできるだけ近くにデータを配置するように制御することでデータ移動に必要な時間を節約していたのと同様、メモリ中心のアーキテクチャにおいても、データの存在するメモリからできるだけ近くの演算器を使って処理を行うような制御を行わなければならないはずである。

もともとロジックの固まりであるCPUであれば、そのような制御を行う機能を追加することは比較的容易なのかもしれないが、メモリの側にそういう制御を行う機能を追加することはかなり難しいように思われる。もちろん、IBMの研究者はそんなことは百も承知で、何らかの解決策を考えているのだろうが、いったいどのような方法なのか、ぜひとも聞いてみたいものである。

Hybrid Memory Cube には IBM の 3D スタッキング技術が使われる

Hybrid Memory Cube にはIBMの3Dスタッキング技術が使われるようだ。

IBM, Micron tag team on 3D memory breakthrough
http://www.theregister.co.uk/2011/12/01/ibm_micron_hybrid_cube_memory/

The Hybrid Memory Cube consortium formed by Samsung Electronics and Micron Technology this October is leveraging IBM Microelectronics' 3D wafer-baking expertise to get HMC memory to market in two years.

さらに、HMCで使用されるロジックチップはIBM製とのこと。

The HMC logic circuits underpinning the cubes will be made using IBM's 32-nanometer high-k metal gate process from its East Fishkill, New York fab.

もちろん、このことはCPUのような発熱量の多いチップの上にメモリを積層できることとイコールではないが、HMCが量産されることで、IBMは確実に3D実装技術の知見を得られるということになる。

Samsung のアプリケーションプロセッサ Exynos 5250

Samsung、タブレットPC向けにCortex-A15搭載のアプリケーション・プロセサを開発
http://techon.nikkeibp.co.jp/article/NEWS/20111201/202096/

Exynos 5250
- 32nmプロセス (HKMG)
- Cortex-A15 x 2
- 最大2GHz
- メモリバンド幅: 12.8GB/s

タブレット向けとは言え、2GHz出ちゃうんだね。

Synopsys が Magma を買収

朝一にTwitterで見てびっくりしたニュース。

Synopsys to buy Magma for $507 million
http://www.eetimes.com/electronics-news/4231034/Synopsys-to-buy-Magma-for--507-million

"It's a great deal for Synopsys," said Gary Smith, chief analyst at Gary Smith EDA. Smith said the deal makes sense for Synopsys because while Synopsys' analog custom IC EDA effort has not really taken off, Magma's has.

上記のように、Gary Smith さんは、アナログ・カスタム IC CAD を入手するためと分析している。

確かに、Synopsys は Virtuoso を持っていない。持っていないけど…ねえ。

Synopsys の寡占化が進んでいく。

TSMC がパッケージ、プロセスのロードマップを公開

TSMC 2011 Japan Technology Symposium において、TSMCの後工程(パッケージ)とプロセスに関するロードマップが公開された。

TSMCが技術シンポジムを開催、TSVやリソグラフィーの最新状況を明らかに
http://techon.nikkeibp.co.jp/article/NEWS/20111128/201976/

後工程
- ホモジニアス2D (Siインターポーザ、同一チップ) : 2012年
- ヘテロジニアス2D (Siインターポーザ、異種チップ) : 2013-2014年
　　ホモジニアスより遅れるのは、複数種のチップのテスト技術が難しいため
- 3D (TSV) : 2014年以降
　　性能シミュレーション、テスト、歩留まり改善が難しい
　　ロジックIC上にメモリを積層する場合、ロジックICの冷却の問題がある

プロセス
- CLN28HPM (28nm、モバイル機器向け) : '11Q3 リスク生産開始
- CLN20G (20nm、高性能) : '12Q3 リスク生産開始予定
- CLN20SoC (20nm、低電力) : '13Q1 リスク生産開始予定

20nmプロセス
- ゲート密度は28nmプロセスの2倍
- メタル配線ピッチ: 64nm
- DP-ArF液浸露光
- ひずみSi
- HKMG
- LIC
- 低抵抗Cu配線

14nmプロセス
- FinFET
- EUV、EBともに低スループットであるため、DP-ArF液浸露光の延命も
- コストが高すぎるため、クアッドパターニングはやらない

以下は関連記事。

Fin-FETは14nm世代から本格投入 - TSMCの次世代プロセスに向けた取り組み
http://news.mynavi.jp/news/2011/11/28/078/index.html

さらに3D化。つまり、ロジックの上にほかのロジックやメモリなどを搭載する技術についても現在開発を進めており、「TSVにかかるストレスが下部のトランジスタ層にどの程度影響を与えるか、そこで発生する熱の拡散をどうするか、デザインインフラをどう用意するか、アセンブリテストはどうするのか、などの課題がまだ残されている」とさまざまな問題が残っているとするも、2014年ころにはサービスとして提供していければとの見方を示している。

TSVについては、まだまだ問題山積のようだ。

まあ、スコッチテープでひっぺがす方法じゃ集積回路は作れんわな

東北大がグラフェンを用いた集積回路への道筋となるかもしれない研究成果を発表した。

東北大、Si基板上へに成長させたグラフェンによるトランジスタ集積化を実現
http://news.mynavi.jp/news/2011/11/09/009/index.html

Si基板の面方位を制御することで、グラフェンのバンド構造を制御するというのだが、Si基板の3次元加工技術で実現するのが面白い。たとえばSi(100)基板では、水平面が(100)面、鉛直面が(011)面、斜めの面が(111)面となるので、立体的な構造を作成することで、半導体特性のグラフェンと金属特性のグラフェンを同一基板上に形成することができる。

京が 10PFLOPS を達成

京速コンピュータ「京」が10ペタフロップスを達成
http://pr.fujitsu.com/jp/news/2011/11/2-1.html

記録達成、おめでとうございます。

6月の時点より実行効率をさらに上げてきたので、すごいなと思っていたのですが、

「京」コンピュータが京速を達成 - Top500の首位堅持に期待
http://journal.mycom.co.jp/articles/2011/11/03/kei_linpack/index.html

この10.51PFlopsはピーク性能である11.28PFlopsの93.2%にあたり、6月の時の93.0%より、わずかであるがピーク比率は向上している。LIPACKの性能は、解く問題のサイズが大きい方が演算あたりのメモリアクセス回数が減るので、高い性能を出しやすい。問題サイズはシステムのメモリ量で制限されるのであるが、CPU数が増加した分システム全体のメモリ容量が増え、6月の時点より約10%大きな11,870,208次元の連立一次方程式を解くようにしたことがピーク比率改善の主因であるという。

ということで、別に不思議なことではないようです。

ただし、88,128CPUからなるシステムが、29時間28分の間、故障無く動き続けるというのは、非常に高い信頼性が必要とされるそうで、素直に拍手を送りたいと思います。

それから、ちょっとした小ネタを。

京速コンピュータ「京」が10ペタフロップスを達成～理研と富士通が共同開発
http://cloud.watch.impress.co.jp/docs/news/20111103_488341.html

『京』のトランジスタの数は60兆で、これは人間ひとりの細胞とほぼ同じくらいの数になる。

だからなんだ、という話かも知れませんが :)

ベクトルマシンの限界?

# Togetterもどき

http://twitter.com/#!/Prof_hrk/status/129776790913822720

@jun_makino ベクトルマシンにこだわる事は悪くないのですが、ベクトルマシンの優位性のポイントが広くは理解されていないことは問題だと感じます。「メモリ性能を最大限に高められるアーキテクチャ」という事ではないので。

http://twitter.com/#!/jun_makino/status/129777711643246592

@Prof_hrk 優位性のポイントはなんでしたっけ？

http://twitter.com/#!/Prof_hrk/status/129808216543592449

@jun_makino 昔は、高価だった倍精度演算器を効率良く仕えたこと。今は電力の無駄使い（真の共有メモリとか）により、並列化コンパイラの最適化が易しいこと。でも、真の共有メモリはスケールしないので、所詮最後の抵抗だと思います。

http://twitter.com/#!/jun_makino/status/129813173661470720

@Prof_hrk そういう意味では、並列化コンパイラの最適化が易しい理由は、演算性能に対して（電力の無駄使いにより）「メモリ性能を最大限に高め」てるからでは？９はそでしたっけという気もしますが、それはそれ。

http://twitter.com/#!/Prof_hrk/status/129813960722628609

@jun_makino 私の書いた事に近いですが、「メモリ性能を最大限に高め」でコンパイラに効くのは、メモリアクセスの局所性を低減させることだと思います。勿論バンド幅はあるほうが良いですが、相対的問題と思います。

http://twitter.com/#!/Prof_hrk/status/129815998810435584

@jun_makino 「メモリ性能」が問われています。多くのプログラムでは、実はLatencyも大きく効きます。限られたメモリアドレス範囲で高バンド幅なことも重要で、勿論資源をつぎ込んで出来るだけグローバルな共有メモリも重要です。ベクトルマシンは最後のポイントに着目です。

http://twitter.com/#!/jun_makino/status/129815358155657216

@Prof_hrk 局所性を低減させるというのは、非局所的なメモリアクセスに対してもそこそこの性能を提供する、という意味、という理解で正しいですか？

http://twitter.com/#!/Prof_hrk/status/129816372464205824

@jun_makino 正しいです。SX-9でも、１筐体の中では各CPUチップから平等に足が出ています。コンパイラ屋さんからみると、まだ有効なメモリ非局所性の使い方ができてないというべきでしょう。

http://twitter.com/#!/jun_makino/status/129824720324538368

@Prof_hrk そうですね。原理的には、アプリ側の並列度が十分あって、非局所アクセスに対してバンド幅があればレイテンシはある程度大きくても良いはずですが、まあ上手く作らないと Cyber 205の轍を踏むわけで、最近の某マシンもそうなってますね。

ベクトルマシンを今まで有利たらしめていたのは、圧倒的なメモリバンド幅ではなく、むしろ、メモリアクセスの局所性を低減させていたことにあった。そして、「真の共有メモリはスケールしない」、すなわち、メモリ性能を保ったまま演算器を増やそうとすると、どうしても「距離の遠い」メモリが出てきてメモリの局所性が発生してしまうので、この先、ベクトルマシンの優位性は無くなってしまうだろう。

…という風に理解しました。

裏を返すと、1PF未満の領域ではベクトルマシン的な手法が有利である可能性は残っているということでしょうか。たとえば、現在のGPGPUのGPUの部分に1チップベクトルプロセッサを使った超並列マシンなんてアプローチはありうるんですかね。まあ、GPGPUと比べるとコスト的に見合わないような気もしますが。

あるいは、当面、超並列な方向に行きそうにないPCであれば、ベクトルマシン的な性能強化というのはありうるんでしょうか? でも、それではOfficeは速くならないだろうし、そもそもそれってGPGPUでは? という気もするし。ああ、DRAMをスタックしてメモリ帯域を稼ぐなんて話は広い意味ではそっち系なのかな?

なお、上記のやり取りの元ネタになったのは以下の記事と思われます。

震災を乗り越えた東北大のスパコンが目指す未来

http://www.itmedia.co.jp/enterprise/articles/1110/28/news008.html

Calxeda EnergyCore ECX-1000

Calxedaが開発したサーバ用ARMプロセッサ、EnergyCore ECX-1000の詳細が公開された。

Calxeda hurls EnergyCore ARM at server chip Goliaths
http://www.theregister.co.uk/2011/11/01/calxeda_energycore_arm_server_chip/

主なスペックは以下の通り。

- Cortex-A9×4
- 1.1/1.4GHz
- NEONコアあり
- L1D$: 32kB、L1I$: 32kB (core毎)
- L2$: 4MB (4コアで共有)
- DDR3/3L、PCIe 2.0、SATA 2.0
- EnergyCore Management Engine: baseboard management controller (BMC)
- EnergyCore Fabric Switch: 8x8 crossbar switch、80Gbs
- 10Gbs XAUIポート×5、1Gbs SGMIIポート×6 (うち5つはXAUIと両用)
- 消費電力: 5W未満/ノード (4コア1.4GHz版)
　- ECX-1000: 3.8W (アイドル時: 0.5W未満)
　　- CPUコア+L2$: 2W
　　- アンコア: 1.5W
　- LDDR3 4GB: 1.26W

なんというか、ちゃんとしたサーバ用チップになっている(ほめてます)。

そして、そのEnergyCoreを使用したHPのARMサーバ。

HP Project Moonshot hurls ARM servers into the heavens
http://www.theregister.co.uk/2011/11/01/hp_redstone_calxeda_servers/

harf-width 2U slot に72ノードを納めた姿は壮観である。

AMCC の 64-bit ARM チップ

AMCC (Applied Micro Circuits Corp.) が、ARMv8に基づくサーバ用64ビットARMチップを発表した。

AMCC demos 64-bit ARM server chip
http://www.eetimes.com/electronics-news/4230166/AMCC-demos-64-bit-ARM-server-chip

4イシューのアウトオブオーダーコアを複数搭載し、3GHzで動作するそうだ。

以下は関連記事。

Applied Micro leaps ahead in ARM server race
http://www.theregister.co.uk/2011/10/28/applied_micro_arm_x_gene_server_chip/

これを見ると、最初に出てくるのはデュアルコアのようだ。

TSMC の 20nm プロセス

TSMCの20nmプロセスは、ハイパフォーマンス向けとモバイルコンピューティング向けの2種類だそうだ。

【ARM TechCon 2011レポート】ARMコアの発展を製造技術で支えたTSMC
http://pc.watch.impress.co.jp/docs/news/event/20111028_487029.html

TSMCの次世代プロセスは20nmプロセスで、「ハイパフォーマンス」向けの「CLN20G」が2012年後半、「モバイルコンピューティング」向けの「CLN20 SoC」が2013年始めの量産開始となる。

28nmの4種類から減っているのは、プロセスの開発費の上昇が原因なのだろうか。もちろん、プロセスがもう少し成熟した段階で、後からメニューが追加されることもあるとは思うが。

あらためて簡単にまとめると、以下のようになる。

20nmプロセス
- CLN20G: ハイパフォーマンス向け ('12年後半)
- CLN20 SoC: モバイルコンピューティング向け ('13年始め)

28nmプロセス
- CLN28HP: ハイパフォーマンス
- CLN28LP: モバイルコンピューティング (省電力重視)
- CLN28HPL: モバイルコンピューティング (性能重視)
- CLN28HPM: モバイル・ハイパフォーマンス (11年末)

ARM の Cortex-A7

ARM reveals 'little dog' A7 processor
http://www.eetimes.com/electronics-news/4229867/ARM-reveals-little-dog-A7-processor

以前、"Kingfisher"として紹介されていたコアと思われる。

28nmプロセスのA7コアは、大きさは45nmプロセスのA8コアの1/5、消費電力は40nmプロセスのA9コアの1/3。動作周波数は1.2GHz。

A15コアと組み合わせた"big-little"システムだけでなく、A7コアのみを使用したプロセッサとして、ローエンドのスマートフォン市場も狙っているようだ。

以下は関連記事。

ARMがスマホ入門機向けにCortex-A7を発表、Cortex-A15との連携技術を用意
http://techon.nikkeibp.co.jp/article/NEWS/20111021/199588/

Cortex-A7とCortex-A15のパイプラインを比較した図を見ることができる。


関連記事:
ARM の Kingfisher コア
http://isomura-tomoyuki.blogspot.com/2011/09/arm-kingfisher.html

TSMC が 20nm の Cortex-A15 MPCore をテープアウト

ARMとTSMC、20nmのCortex-A15 MPCoreをテープアウト

http://techon.nikkeibp.co.jp/article/NEWS/20111018/199474/

Samsungから遅れること3ヶ月。TSMCが20nmプロセスのテストチップをテープアウトしたそうだ。

ただし、SamsungはCortex-M0であったので、ただのテストチップという印象が強かったが、今回はCortex-A15ということで、製品レベルのチップについて開発が可能であることを確認できたことになる。

また、以下の記事によると、設計にはCadenceのツールを使用したようだ。

Cadence-ARM Collaboration Brings Optimized Tools to SoC Designers

http://www.cadence.com/Community/blogs/ii/archive/2011/10/18/cadence-arm-collaboration-brings-optimized-tools-to-soc-designers.aspx

関連記事:

Samsung が 20nm のテストチップをテープアウト

http://isomura-tomoyuki.blogspot.com/2011/07/samsung20nm.html

Facebook の「制限リスト」と「知り合いリスト」

「10秒ルール」に「微妙な友達申請の先延ばし方法」　Facebookの便利な7つの小技
http://nlab.itmedia.co.jp/nl/articles/1110/12/news007.html

制限リスト:
　友達として承認した形にはなるが（相手には「友達リクエストが承認されました」という通知が送られる）、ネット全体に公開している情報だけを見せることができる。すなわち、友達リクエストの許可をする前と後で、相手が見られる情報は変わらない。

知りあいリスト:
　登録した相手の投稿が自分のニュースフィードに表示される可能性が低くなるため、「自分のプロフィール情報は見せてもいいけど、相手の情報はそこまで見なくてもいい」ときに便利。

AMD Bulldozer の失敗の原因?

AMD Spreads Propaganda, Ex-Employee Speaks Out
http://www.insideris.com/amd-spreads-propaganda-ex-employee-speaks-out/

AMD Bulldozer の失敗はアーキテクチャではなく、その設計手法にあるという話。

全自動の設計が人手による設計より2割遅くて2割大きいというのは、まあ妥当な線だと思われる。ただ、その2割をつめるためには優秀なエンジニアが長い時間を掛けて作業する必要があるわけで、当然そのコストは自動設計に比べて大きくなる。

この話が本当だとすれば、AMDの経営陣は、この2割の改善に要するコストと2割の改善による付加価値(要はより高く売れるということ)とを天秤に掛け、コスト増加の方が大きい(要は儲けが少ない)と判断したということになる。したがって、たとえば設計手法を変えずに2割高速なチップが開発できていたとしても、Bulldozerが成功していたと断言できるほど単純な話ではないと思う。

なお、液体ヘリウムの力を借りたとは言え、8GHzで動作する石が、現在利用可能な半導体プロセスを用いて、全自動設計で実現可能とは、にわかには信じがたい。また、Intelのチップと比べて、アンコア領域のトランジスタ数の多さが指摘されているが、Intelのコア間インターコネクトはリングバス方式(しかもバス部分はコア内に存在)、AMDは確かクロスバー方式なので、単純には比較できないのではないか。

などと、ディベートで全自動設計推進派になった体で書いてみた。ほんとは全自動化されると、今のお仕事無くなっちゃう側なんですけどね。

ところで、Bulldozerって失敗だったんですか? (いまさら

…

さて、この件については、2ちゃんねるに興味深い書き込みが。

http://hibari.2ch.net/test/read.cgi/jisaku/1318113870/17

xbit記事の手作業or自動設計という対立軸はどうなんだ？
ふつー自動設計ツール＆人力カスタムで造り上げていくもんだろ。

ごもっとも。

http://hibari.2ch.net/test/read.cgi/jisaku/1318113870/19

ツールを購入してテストしていたというくだりからするとAMDは社内製ツールをある程度諦めたっぽい。

なるほどね。

Altera の SoC FPGA

Altera社、ARMコア搭載の「SoC FPGA」発表、ソフト開発環境も提供開始
http://techon.nikkeibp.co.jp/article/NEWS/20111011/199175/

SoC FPGAは、FPGAファブリック、デュアルコア構成の「ARM Cortex-A9 MPCore」プロセサ、ECC付きメモリ・コントローラ、周辺回路（ペリフェラル）、広帯域インターコネクトを1チップに統合したもの。

微細化による1チップに搭載可能なトランジスタ数の増加は、ついにはプロセッサコアをFPGAのおまけとすることを可能にした、というのは少し大げさか。

今後のTSMCの半導体プロセス

TSMC says equipment vendors late for 14 nm

- 14nmプロセスでは、コスト面から450mmウェハーへの移行が必要
- 20nmプロセスは、ArF + ダブルパターニング
- 14nmプロセスでは、EUVを採用することになるだろう
- 14nmプロセス以降では、ArFよりもEUV、電子ビームの方がコストが低くなる
- EUVと電子ビームのコストはほぼ同じだが、電子ビームはまだ実績がない
- 14nmでは、おそらくFinFETを採用する
- 10nmでは、PchでGe、NchでIII-V族化合物を使用するなど、更なるブレークスルーが必要
- CMOSは7nmまではスケールする


['11.09.12 追記]

日本語訳。ただし、前半のみ?

TSMCの14nm世代への移行は遅れる可能性も、「原因は経済的な問題」

NetLogic のネットワークプロセッサ XLP II

NetLogicが80コアのネットワークプロセサ、XLP II を発表した。

NetLogic tips 80-core network processor

比較的単純なコアであろうとは言え、28nmプロセスで80コアを集積したチップが2.5GHzで動くそうだ。前世代では、40nmプロセスで32コアを集積したチップが2GHzで動いていたことからすると、まあそんなものかなという感じではある。

しかし、パワーウォールによりハイエンドプロセサの動作周波数の向上が鈍化している現状からは、人手を掛けてカスタム設計を行うことの意義が薄れているのではないかとも思えてくる。

ARM の Kingfisher コア

ARMが、Cortex-A15とバイナリ互換を持ち、Cortex-A9よりも消費電力の小さいプロセサコア「Kingfisher」を開発中とのこと。

ARMが新プロセッサコアの概要を発表、「Cortex-A15」との協調運用で消費電力を低減

処理能力はCortex-R7と同等であり、A15をラージコア、Kingfisherをスモールコアとしたヘテロジニアス構成を想定したものだそうだ。

IBMと3Mがチップの3次元実装技術で提携

IBMと3Mがチップを100枚積層することも可能な実装技術を共同で開発するそうだ。

IBM Bets Big on Stacking Chips, With 3M’s Help

チップを多数積層するとなると、当然チップ間の通信が問題となる。

IBM, by contrast, is talking about adding hundreds of thousands of connections on the top and bottom of chips to pass signals up and down a stack, greatly boosting the amount of data passed between chips.

ということで、TSVの使用などが予想されるが、この説明だけでは何とも言いがたい。

また、メモリだけでなくプロセッサも積層するとなると、その発熱が問題となるが、

That’s where 3M comes in. The Minnesota-based materials company will work with IBM to develop special adhesives that can safely conduct heat away from chips,

ということで、熱伝導性の高い接着剤を開発することで対策とするようだ。ここに3Mの技術が生かされるということなのだろう。

この件に関するプレスリリースが以下に出ている。

3M and IBM to Develop New Types of Adhesives to Create 3D Semiconductors

ここには、

3M and IBM plan to develop adhesives that can be applied to silicon wafers,

とあり、チップを切り出す前、ウェハーの段階で貼り合わせてしまうことを考えているようだ。

チップを何枚も積層するような場合、積層したチップが全て動作しないといけないとなると歩留まりが低くなってしまうので、最初から多めに積層しておいて、不良チップについては無効化するというような、冗長化の手法が使われるのではないだろうか。

実用化の時期であるが、TPMの記事、

IBM, 3M glue chips into silicon skyscrapers
によると、'13年の終わり頃には、この技術を使用したチップが製造される予定だそうだ。

Re: GEと日立、ウランのレーザー濃縮技術を商用化へ？

GEと日立、ウランのレーザー濃縮技術を商用化へ？

私の父は若い頃、レーザーを用いたウランの濃縮を研究していた。今回の商用化において使われていると思われる"SILEX"という技術は、

SILEX 第三世代のウラン濃縮技術 [PDF]

などを見ると、父の研究していた方法とは異なるものの、同じレーザー分子法の一種ということらしい。当時はレーザー原子法に敗北した形になったようであるが、ここにきての逆転劇である。

3.11以前であれば、もう少し誇らしかったのであろうか。

次期主力PC選定委員会 2

(前回のあらすじ)

「Cドライブの容量が足りない!」
「新しいPCを買わなくちゃ!」
「え、USキーボード選択できないじゃん!!」
「これは困った…」

...

さて、現行機をだましだまし使いつつ、次機種を選定していこうと思っていたのですが、いよいよ残り容量が300MBを切るなどという事態になってきました。「休止状態」を無効にするという最後の補助タンクは存在していたのですが、下手に粘ってまともに動かなくなってしまっては元も子もありません。量販店で買ってすぐに持って帰ってこれるものにしようと自分を納得させました。

そうなると、今度は現行機を今後どうしようかということになります。現行機は購入してから5年以上経ってはいるものの、ネット端末として使う分にはそれほど不便を感じていません。ハードディスクに音楽や写真を溜め込んだりはしていませんのでDドライブはガラガラです。要はパーティションさえ切り直せば、まだしばらくは十分使えそうなのです。ということで、パーティションの切り直しの手順を検索してみると、なんとフォーマットすることなくパーティションの切り直しが可能なツールがあるらしいということが判明しました。

「これは試してみる価値はありそうだ」と思い、PCの購入は一旦棚に上げ、パーティション切り直しの準備に入ります。場合によっては切り直しに失敗するケースもあるそうなので、最悪のケースに備え、いままで作るのをさぼっていたリカバリディスクの作成と、量は少ないとは言え消えては困るデータのバックアップ作業を行う必要があります。先ほどまでPCを買いに行くつもりだった量販店まで、DVD-RとUSBメモリを買いに走ります。

(つづく)

HOT CHIPS 23 と Hot Interconnect 19

HOT CHIPS 23 のプログラムが公開されていた。

HC 23 Program

Advance Programから大きな変更は無さそう。Facebook が Tutorial で Open Compute Project ついて講演を行うようだ。

そして、Hot Interconnects 19 のプログラム。

Hot Interconnects 19 Program

Keynote 1 では、

- The IBM Blue Gene/Q Interconnection Network and Message Unit

Session E: High-Performance Interconnect Architectures では、

- The Tofu Interconnect

なんてものが。

Panelの2枠は、いずれもデータセンター関連のもの。まあ、商売としてはそちらの方が "Hot" だろう。

それから、Keynote 2 では、Greg Papadopoulos が "The Network Is The Computer" ネタで講演するらしい。

参考エントリ:
HOT CHIPS 23 の Advance Program

Google の Motorola Mobility 買収

最初にこのニュースを知ったときは、Google の狙いが今ひとつ見えてこなかった。一昔前のMicrosoftがPCメーカ​ーを1つ買収するようなものだと考えれば、得より損のほうが大き​そうにも思えたからである。

しかし、Googleの公式ブログにMicrosoftとAppleの特許攻撃に対抗するためだと書かれていることを知り、ある程度納得がいった。Nortel 特許を落札できなかったことが相当効いているということなのだろう。

さらに以下のような報道もあったようだ。

グーグルによるモトローラ・モビリティ買収、MSの動きも一因か--米報道

要は、先に買収しないと Microsoft に買われてしまう可能性もあったということである。

Googleの真の狙いは垂直統合へのシフトにあり、「特許が欲しいのであれば、特許だけ買えるはずだ」と主張している人がいたが、Microsoftに買われるのを防ぐためには、会社ごと買ってしまう必要があったのである。

もちろん、結果としてハードウェア事業まで手に入れることになったので、何年か後に垂直統合路線に舵を切る可能性を否定はできないのだが、現状のシェアを考えると、SamsungやHTCを怒らせるようなことはできないはずである。

…なんてことをつらつら考えていたら、クリキヨさんのブログにわかりやすくまとめられていた。

Motorolaの買収に見るGoogleの苦悩

Androidの特許対策が後手後手で、高くつく買い物をするはめになったということで良いだろうか。


['11.08.18 追記]

GoogleはMicrosoftを携帯地獄に誘導する気か？

Google TV の普及の可能性ってのは面白いね。

HOT CHIPS 23 の Advance Program

今週、開催が予定されている HOT CHIPS 23 の Advance Proguram、

Advance Program HOT CHIPS 23 [PDF]

より、注目の講演を抜き出しておく。

Manycore
- Cavium OCTEON II CN6880 Multi-Core MIPS64 Processor
- The IBM Blue Gene/Q Compute chip with SIMD Floating-Point Unit
- The Highly-Efficient Architecture of the Godson-Core Processor

Security
- The TILE-Gx ManyCore Processor: Hardware Acceleration Interfaces and Mechanisms

Keynote1
- ARM Processor Evolution: Bringing High Performance to Mobile Devices

Server
- Building Data Center Servers Using "Cell Phone" Chips
- Poulson: An 8-Core, 32nm Next-Generation Intel Itanium Processor
- T4: A Highly-Threaded, Server-on-a-Chip with Native Support for Heterogenous Computing

Desktop CPUs
- Second-Generation Intel Core MicroArchitecture
- Power Management of the 2nd-Generation Intel Core MicroArchitecture
- AMD's Llano Fusion APU
- The Performance- and Power-Efficient Bulldozer x86-64 Server for Workstation and Desktop Processors

特に注目したいものは、太字にしておいた。

また、上記以外にも、Memory & FPGA のセッションは注目しておいた方が良さそうだ。

Blue Waters 開発中止

# Togetterもどき+α。

http://twitter.com/#!/ProfMatsuoka/status/101349154923618304

NCSAの関係者に今回のBlue Watersのキャンセルの経緯を色々聞いた。NECの次世代（富士通「京」のみになった）撤退とは様相が大分違う、色々信じがたいことが起こったようである。詳しい事はふじこになるので余り言えないのが残念だが、前向きに代替機が調達されそうなのは幸いだ。

「信じがたいこと」ってなんだろう?  しかも「色々」とは。
NECとは違うということは、やっぱりお金の問題じゃないってことかな。

http://twitter.com/#!/ProfMatsuoka/status/101683855290925056

うーむ、IBM Blue Watersの契約不履行に関して、更に色々聞いた。詳細はとても呟けないが、NCSA/NSFは比較的大丈夫で、むしろIBMのHPCにおける将来を心配してしまうような雰囲気である。残ったIBM BlueGene/Qも注意深く見つめている必要があるだろう。

BlueGene/Qも順風満帆というわけでは無さそう。

104. Blue Waters, 日本のポストペタプロジェクト

ということで、「マシンのための技術はできたけど IBM による財政的、技術的なサポートが当初の予想以上に必要になった」と書いてあります。これは一見、コストが高くなりすぎた、と書いてあるようにみえますが、どうせここまでの開発に莫大な費用を使ったに決まってるわけですから今になって撤退というのが単純に財政的な理由であるわけはありません。つまり、おそらく、動かせなかったのであろう、ということです。実際、単にfinancial というだけでなく techinical なサポートがこれからもまだ想定以上に必要、というのは、そう解釈するほうが自然です。

革新的な技術を使おうとした製品がポシャって、代わりに比較的コンサバでレベルが低いと見られていた製品が生き残るというのは、この世界ではありがちなこととは言え。

もっとも、6月の Top500 でも BG/Q はあまり大きなシステムになってないのが微妙に気になるところで、512チップということはおそらくまだラック半分のシステムであり、ラック間接続は安定動作できてない、というふうにみえなくもありません。

ひょっとして、IBMとしてインターコネクトがうまくいっていない?

しかし、

Blue Watersがこけても問題なし - 次世代機の開発が進む米国のスパコン事情

Blue Waters がこけ、さらに BlueGene/Q がたとえ遅延したとしても、Cray XK6 が控えている。さすがにアメリカは層が厚かった。

Apple A6 ではシリコンインターポーザーが使用される?

AppleのA6がリスピンにより供給が遅れそうだというニュースの中で、A6の実装にシリコンインターポーザーが使用される可能性があるとの記述があった。

TSMC's A6 processor to respin, says report

One potential reason of the respin is that TSMC plans to use 3-D stacking technologies along with its 28-nm manufacturing process in the production of the A6 for Apple. The use of a specialized silicon interposer and bump-on-trace interconnect may produce specific requirements in the main processor die.

TSMCの3Dパッケージは Advanced Semiconductor Engineering との提携によるものだそうだ。

Packaging house Advanced Semiconductor Engineering Inc. partnered with TSMC to develop the 3-D chip packaging technology and so should benefit from the A6 processor business in 2012, the report said.

PC 30周年

昨日、8月12日は IBM PC が世に出てから30周年だったんだそうな。

30年経って、そのIBMはもはやPCを作っていない。

そして、「PCの父」は「PCは終わった」と宣言したそうだ。

IBM PC daddy: 'The PC era is over'

"They're going the way of the vacuum tube, typewriter, vinyl records, CRT and incandescent light bulbs," writes IBM's Middle East and Africa CTO Mark Dean in a company blog post.

確かに、スマートフォンやタブレットの普及で、個人端末が「PC」というフォーマットである必要性はなくなってきたが、おうちに一台くらいはあった方が便利なんじゃないかと思うのは、魂が重力に引かれてしまっているということなんだろうか。

次期主力PC選定委員会

しばらくブログの更新が滞っていたのは、お仕事がとても忙しかったということもありますが、PCのCドライブの容量不足でトラブっていたことが主な原因です。

一時ファイルをDドライブに追いやったり、不要なアプリケーションを削除したりなど、お決まりの対処をやってみたのですが、どれも根本的な解決には至らず、「これは新しいPCを買わなくては」ということになりました。もともと、新型VAIO Zが出たら少し考えてみようかと思っていたのですが、「このままではVAIO Zの発売までとても持たんぞ」という状況でした。

こうして予定よりも早く立ち上げることになった次期主力PC選定委員会ですが、思いもかけず難航することになります。

選定条件として漠然と考えていたのが、

　- 11～13インチクラスのモバイルPC
　- USキーボード
　- Sandy Bridge もいいけど、Zacateもいいよね

といったところでした。ところが、少し前であればSony、DellあたりのBTOを利用すれば、USキーボードを選択できたのですが、USキーボードなんて選択する人がよっぽど少なかったのか、現行機種では、より数が出るであろうもう少しサイズの大きいクラスでないと、USキーボードを選択することができなくなってしまっているようです。個人的には、むしろ小さいサイズのPCの方が、キーの数を少なくできるUSキーボードを採用する意味があるように思うのですが、世の多数派はそうは考えないようなので、まあ仕方がありません。

さて、困りました。VAIO ZであればUSキーボードを選択可能のようですが、上にも書いたように発売まで待っていられないような状況です。また、MacBook Airであれば上記の条件にも合うのですが、オーバーラップする期間がほとんど無い状況で、WindowsからMacへ移行するのはちょっと怖いというのが本音でした。

「これはJISキーボードで妥協せざるを得ないかな」、そんな諦めムードの中、救世主が登場したのです。

(つづく)

アナログ停波

アナログ停波の瞬間を録画しようと思っていたのだけど、0:00ではなく23:59に停波だったようで、録り損ねてしまった。

c0t0d0s0.org

Out of order

Issues. All articles away. Permanently. No hack. No comments. No new articles.

Joergさん、blogを閉めちゃったみたいだ。Twitterも非公開設定になっている。

貴重な情報源だったのにな。


['11.08.11 追記]

Partially open

After thinking about the whole weekend i decided to put selected content back online instead of creating a pdf of the blog page and sending it to the people asking for content. As a side effect, it repairs a lot of links on Solaris related pages.

アーカイブとして部分的に復活したようです。

こんなところで書いていても伝わらないだろうけど、この決断に感謝します。

Google Labs 閉鎖

Googleもこうやって普通の会社になっていくのね。

SeaMicro の SM10000-64HD

SeaMicro pushes 'Atom smasher' to 768 cores in 10U box

SeaMicroがAtomサーバ第3弾、SM10000-64HDを発表した。

前世代のSM10000-64では、10Uの筐体にAtom N570(1.66GHz)を256個搭載していたが、SM10000-64HDでは、同じ10Uの筐体にAtom N570(1.66GHz)を384個搭載ということで、コア数が1.5倍になっている。

参考エントリ:
SeaMicro の SM10000-64

SPARC T4 の critical thread API

Oracle bestows Sparc T4 beta on 'select' customers

シングルスレッド性能が必要な(クリティカルな)スレッドをある特定のコアに割り付け、そのコアでは他のクリティカルでないスレッドを実行しないようにすることで、シングルスレッド性能を改善するという仕組みのようだ。

シングルスレッド性能が SPARC T3 の5倍速いとのことだが、本当だろうか。

Intelのプロセスで作るFPGA

「8nm世代まで視野に入る」，FPGA製造をIntelに委託

Achronixの製品は高性能向けと高集積向けがある。高性能製品のSpeedster22i-HPは1.5GHz相当の処理性能であり、これは従来のハイエンドFPGAのおよそ3倍の値だそうだ。

Achronix社の製品が1.5GHzの処理性能を達成できるのは，従来のFPGAと異なる回路技術を採用しているからである。従来のFPGAはクロックに同期して回路が動作する「同期式」であるのに対し，Achronix社のFPGAは処理に必要な回路だけが任意のタイミングで動作する「非同期式」をユーザー論理部に採用する。非同期式回路を基に高速化する技術を組み合わせた。

「非同期式」が高速化の鍵のようだ。また、「相当」というのは全ての回路が1.5GHzで
同期して動いているわけではないということか。

また、(FPGAのターゲットからは外れるだろうが)消費電力を気にしなければ、さらに
高速の動作(3.6GHz相当)も技術的には可能とのこと。

なお、Intelが「自前主義」の方針を転換して生産受諾した理由について、この記事の筆者はIntelがAchronixとの協業を通じてFPGA技術の獲得を狙っている可能性を挙げている。

Cadence が Azuro を買収

Cadence，クロック系設計向けEDAのAzuroを買収

この買収により、Azuroのクロック最適化技術、ccopt(clock concurrent optimization technology)がEncounterに取り込まれることになる。

ccoptは，既存の設計環境に容易に取り込むことができるとする。具体的には，タイミング・ドリブン配置やスキュー活用クロック・ツリーの合成，インクリメンタルなフィジカル合成，フィジカル・クロック・ゲーティング，およびクロック・ツリー作成後のクロックの最適化などに適用できる。

なお、Azuroの主な製品は以下の通り。

- PowerCentric:
クロック系の最適設計によって、動作時消費電力を削減する
- Rubix:
クロック・ツリーの生成(CTS: clock tree synthesis)とレイアウト(配置)の
最適化を同時に実行して、チップの処理速度を向上させる

Samsung が 20nm のテストチップをテープアウト

Samsungのファウンドリ事業，20nmのテスト・チップをテープ・アウト

テストチップの作成には、ARM、Cadence、Synopsysが協力している。

各社が提供した、IP、ツールは以下の通り。

ARM
- Cortex-M0コア
- Artisanスタンダードセル(12トラック高性能版、9トラック高密度版)
- カスタムメモリ
- GPIO
- テスト系

Cadence
- Encounter Digital Implementation System
- Encounter RTL Compiler
- Incisive Enterprise Simulator
- Encounter Power System
- Cadence QRC Extraction
- Encounter Timing System
- Encounter Test
- Cadence Physical Verification System
- NanoRoute Router

Synopsys
- Design Compiler
- IC Compiler place-and-route
- IC Validator
- StarRC
- PrimeTime

IC Compiler がダブルパターニングに対応

Synopsysの自動レイアウト設計ツール「IC Compiler」，20nm向けにダブル・パターニングに対応

二つのマスク・レイアウトへの振り分けも自動的に行う。

というのはともかく、

自動振り分けは，IC Compilerの配置ツール，および配線ツールの「Zroute」で実現したという。

というのは、どういう仕組みなんだろうか。

ニュースリリースでは、以下のような説明がある。

シノプシス、ダブルパターンニング対応の20nm設計ソリューションの道を開く

IC Compiler Advanced Geometryは、一般に（四色問題のような）色分け問題と言われる手法でダブルパターンニング化のための必要事項を系統立てて明確にする画期的な新技術を導入し、各種設計指標への悪影響を回避しつつ最終的に2つのパターンに正しく分解できるcorrect-by-constructionソリューションを提供する。

四色問題ですか。難しそうですね。

黒魔術だったのか!

これからは線引き屋あらため黒魔術師を名乗ることにするかな。

プロセサのインフラを理解する - 電源やクロック系の設計は黒魔術
http://journal.mycom.co.jp/column/architecture/232/index.html

HTCがS3を買収

HTC Corp buys S3 Graphics

HTCがVIAからS3を買収したそうだ。HTCもVIAも Cher Wang がオーナーということなので、経営方針に大きな変更はないのかも知れないが、テクノロジードライバーがPCからスマートフォンに移ったことを象徴するような買収劇である。

Googleリアルタイム検索が消えている

Googleリアルタイム検索が消えている

現在はリアルタイム検索をいったん停止した上でソーシャルサービス「Google+」との統合を試みているという。

Google+に参加しないと使えないようになるのかしら?

['11.07.06 追記]

原因は「Twitterとの契約切れ」──Googleリアルタイム検索の一時停止

説明によると、Googleは2009年10月にTwitterからツイートの提供を受けて検索結果に反映する契約を結んだが、7月2日に切れたという。

Googleは、通常のクローラーがカバーできる範囲のツイートは今後も検索対象に含まれるし、ツイートの提供を受けなくてもソーシャル検索は継続するという。

むしろ、Twitterとの関係の変化が主で、Google+との関係は従ということかな?

スマフォン

(たしか)auのCMで「スマフォン」って言ってて「なんやそれ」と思っていたら、この前、別の何かで「スマフォン」という活字を目撃。どこかで「スマホ」を「スマフォン」にする陰謀が動いているのだろうか。

と思って、「スマフォン」でググったら結構出てくるなあ。
イントネーションはどうなんだろう？「レナウン」と同じ？「ゾマホン」と同じでは無いよねえ。

「マイクロサーバ」用プロセッサの性能比較

Microserver chip performance smackdown

Tileraが自社のTile-GXと、ARM(Coretex-A9)、Atom(N270)とを比較した、という話。Tile-GXは、CoreMarkの値ではARMやAtomを上回るようだ。

サーバの話をするときに、CoreMarkの値を出すのはどうかとは思うが、まあ全く参考にならないというわけでもないだろう。

漁夫の利

IBM gets fat on Oracle, HP Itanium spat

OracleとHPの争いで、IBMが得をする、と。

Oracle の SPARC/Solaris ロードマップ

最新版の SPARC/Solaris ロードマップが公開されている。
Oracle Sun SPARC/Solaris Roadmap July 2011 (PDF)

SPARC関連をまとめると以下のようになる。

　2011　T-Series: 1-4 Sockets, +1x Throughput, 3x Single Strand
　2012　M-Series: 8-64 Sockets, 6x Throughput, 1.5x Single Strand
　2013　T-Series: 1-8 Sockets, 3x Throughput, >1x Single Strand
　2014　M-Series: 8-64 Sockets, 2x Througput, >1x Single Strand
　2015　SPARC: 1-64 Sockets, 2x Throughput, 1.5x Single Strand

SPARC T4?

Oracle OpenWorld 2011 の Content Catalog から。

Next-Generation SPARC Processors: An In-Depth Technical Review
Abstract:
In this session, Oracle processor architects explain the design of the latest and fastest-ever SPARC processor. Learn how a new high-speed, dual-issue, out-of-order core can provide both high single-thread performance and industry-leading throughput. The session examines key aspects of this new core, along with the memory hierarchy, the coherence fabric, and integrated I/O. Attendees can expect to learn how the new SPARC processor uses heterogeneous execution and thread- and memory-level parallelism to deliver world-class performance against real-world enterprise workloads.

スカウトスレッド、トランザクションメモリは実装されるのだろうか?

Micron の Hybrid Memory Cube

# Togetterもどき

https://twitter.com/#!/ProfMatsuoka/status/83843119371665408

2018年エクサフロップスはALUを並べる計算という観点からは可能だが、メモリのスピードと電力が問題となる。DRAMは中々良いのだが、DIMMを含む現在のバスを含むメモリアーキテクチャの点や静電容量の点でNG。これはスパコンだけの問題ではない。DDR4ではなくHMC。

https://twitter.com/#!/ProfMatsuoka/status/83844134170927104

HMC=Hybrid Memory Cube.でないとエクサは行かない。>1000TSVのマルチチップスタッキングで、 DDR3の10倍以上のバンド幅、DIMM全体をオンにしなくて良いので大幅な電力の大幅な削減、4～8倍の実装密度。熱の問題はリフレッシュレートの増加で解決。

https://twitter.com/#!/ProfMatsuoka/status/83846249698168833

エクサ時代のHDDの代替えとしては当然NANDフラッシュだが、20nm位になると物理的に、特に信頼性の面でスケーリングが難しくなる。そこでシリコンレベルで3次元構造に移行するのが重要。あるいは相転移メモリなどの他のデバイスに移行する可能性もあるが、NANDに追いつくのは当面困難。

https://twitter.com/#!/ProfMatsuoka/status/83848254353182720

メモリ階層は極端に深くなる。DRAMやNANDフラッシュの技術・経済的有利性は当分ゆるぎないが、階層間に他のデバイスが入ってくることはありうる。いずれにしろどんどんマスクコストが上がっているので、退出するか古い世代の技術でニッチにフォーカスするプレイヤーが増えるだろう。

本当に将来はHMC-DRAMとNVMとしては相転移メモリがCPUに直付けだろう。後者はNVRAM中で一番スケールする。場合によってはHMCにFCRAMをパッケージ的に統合するかもしれない。あるいはProcessor-in-Memoryもいよいよ実現する可能性も。

https://twitter.com/#!/ProfMatsuoka/status/83851269969686528

あとHDDのコストパフォーマンス優位は当面変わらないであろう。一方スパコンと携帯デバイスのメモリに関する要求は一致するので、メモリの進歩は両方のイノベーションのドライバーになりうる。以上Micron社のDean Klein氏のキーノートでした。面白かった。

Micronの宣伝と言えばそうなのだが、将来のプロセッサの方向性として非常に興味深い。

 

ただし、

熱の問題はリフレッシュレートの増加で解決。

のところは良く分からない。

 

リフレッシュレートが上がれば、むしろ消費電力は増える方向にある気がするのだが。

Intel×SGI

SGI と Intel、最速スパコン「京」の100倍高速なシステムを開発へ

いきなり100倍ですか。

まあ、エクサスケールってことなんだろうけど。

「SGI Altix ICE」サーバーと Intel MIC を組み合わせると、コンピュータシステムの密度を最大10倍、単位演算速度当たりの消費電力効率を最大7倍高められるという。

電力効率が7倍というのはすごいけど、それでは性能を100倍にすると電力も15倍くらいに
なってしまうのだが。

IntelがMICに注力、2020年までに毎秒1エクサFLOP目指す

Intelはまた、米SGI、米Dell、米Hewlett-Packard、米IBM、米Colfax、米SupermicroなどがKnights Corner搭載製品を投入する予定であることを明らかにした。

Dellの名があるのはちょっと意外。

また、スパコンランキング首位のシステムは2015年に毎秒100ペタFLOPを実現し、2018年には1エクサFLOPの壁を破ると予測している。

2018年ですか。

そう言えば、NECの名前が無いが、Intelとの提携話はMIC絡みではなかったのだろうか。

関連記事:
Intel readying MIC x64 coprocessor for 2012

Blog はじめました

よろしくお願いします。

なお、本エントリより日付の古いものは、某所より移転したものです。

SeaMicro の SM10000-64

SeaMicro drops 64-bit Atom bomb server

SeaMicroが、Atomを搭載したサーバの第2弾であるSM10000-64を発表した。

前世代のSM10000では、10Uの筐体にIntel Atom Z530（1.6GHz）を512個搭載していたが、SM10000-64では、同じ10Uの筐体にAtom N570(1.66GHz)を256個搭載している。Z530はシングルコアで32ビットであったが、N570はデュアルコアで64ビットであるので、コア数は同じで64ビット化された形になる。

チップ数が半分になったとは言え、Atom ZシリーズからAtom Nシリーズに変更されているため、TDPとしては増加しているように思えるのだが、実際の消費電力としてはどうなのだろうか。

松岡先生は、

http://twitter.com/ProfMatsuoka/status/42299219310153728

一見凄そうだが、実は1ラック2000CPUだからDellの新Magny-Coursサーバには密度性能的に全く叶わないだろう。

なんて言っている。

まあ、密度性能的にはそうなんだろうけど、電力性能とかコスト性能とかどうなんだろう。


['11.06.30 追記]

Hadoopを動かした場合にXeonより電力性能が良い、という記事。

Atom smasher claims Hadoop cloud migration victory