TSMC の 20nm プロセスの次

TSMC says single-customer fabs make sense
http://www.eetimes.com/electronics-news/4391104/TSMC-says-single-customer-fabs-make-sense

今後、大口顧客には1つの工場まるごと、あるいは、それ以上を割り当てるというTSMCの方針に関する記事だが、その中にこのような記述が。

Fab 14, will be the source of the majority of 20-nm planar CMOS and 16-nm FinFET CMOS.

ということで、20nmの次は16nmでFinFETということのようだ。

Synopsys の多電源設計メソドロジ

入門編として、良くまとまっている資料である。

低消費電力チップを実現するEnd-to-Endの多電源設計メソドロジ
http://www.synopsys.co.jp/products/technology/power/lowpower.html

Cadence のクロック設計技術 CCOpt の適用事例

「消費電力削減は副次的な効果」、ルネサスがハイエンドMCUのクロック設計最適化で講演
http://techon.nikkeibp.co.jp/article/NEWS/20120724/230131/

Cadenceのクロック設計技術、CCOpt (Clock Concurrent Optimization) をハイエンドMCUの設計に適用した事例。ハイエンドと言っても、最大動作周波数が160MHz、インスタンス数が850Kのチップとのことで、要求性能は高くないし、かなり小規模のチップと言える。

Cadenceの従来のクロック設計技術、CTS (clock tree synthesis) では、ゼロスキューを目指してクロックだけを最適化するのに対し、CCOptでは、クロックとデータラインの最適化を行うそうだ(スラックを考慮しているということだろうか?)。

ルネサスではCCOptを使用することにより、従来手法である「CTS+人手によるスキュー調整」では不可能であった、High Speed RAM (ハイエンド向け、高速・大面積) から、Compact RAM (ローエンド向け、低速・高密度)への置き換えに成功したそうだ。

ただし、大規模な回路では不安が残るとし、EDI systemとの結合度を上げることが今後の課題であるとしている。

FSL が UPF2.0 を使用した低消費電力設計フローを構築

「世界に先駆けて構築」、富士通セミコンがUPF 2.0ベースの低消費電力ASIC設計フロー
http://techon.nikkeibp.co.jp/article/NEWS/20120712/228171/

UPF 2.0は、論理パートと物理パートを明確に分離可能なこと、RTLの論理シミュレーションは論理パートのみで実行できることなどにより、ASIC設計フローに向いた形式になった。

「実装屋には使いにくい」という点は改善されたようだ。

CPFではユーザーが最初に定義した内容を各工程で利用するのに対して、UPFではツールが次の工程向けに内容を更新する（書き換える）。同氏によればツールが生成した新たなUPFを検証する必要があるため、できればCPFのようにずっと同じ内容で使いたい。

設計が進むにつれてインクリメンタルに更新していきたいというのはCADを作っている立場からは理解できるのだけど、そうするとLVSあたりで何と何を比較してるのか分からなくなるのよね。

チップ外部からパワー・ゲーティングを行うケースでは、テストベンチにパワー・スイッチに相当する機能を書き込むことで、内部に制御部がある場合と同等の検証が行えるようにした。

へえ、テストベンチに記述するのか。

サーバ用プロセッサの将来

"data movement energy" が問題となる時代に、サーバ用プロセッサのデザインはどのようになっていくのだろうか。

Intel keynoter: Power consumption hurdles litter path to exascale computing
http://www.eetimes.com/electronics-news/4390114/Intel-keynoter--Power-consumption-hurdles-litter-path-to-exascale-computing-

スパコンほどには電力あたりの性能をうるさく言われないんだろうし、当面、シングルスレッド性能は重要視されるのだろうし。

なんというか、今のところメモリ階層はそのままでコア数ばかり増える方向のように思えるのだけど、一昔前のCPU+RAM(キャッシュメモリではなく)を1チップに収めるみたいなアプローチはないのかしら。コアは1つか2つで、LL$の外側に128MBとか256MBのRAMをオンチップで持つ。で、チップ外の大容量RAMはRAMディスク的に使う、と。

ああ、高速ロジック向けのプロセスではDRAM並みの容量は出せないし、DRAM向けのプロセスでは高速な演算器を作れないんだった。

結局、Wide I/Oでいんじゃね? って気がしてきた……

東芝の考える不揮発性メモリの用途

【続報】東芝、3次元構造のNANDフラッシュとReRAMを2013年にサンプル出荷へ
http://techon.nikkeibp.co.jp/article/NEWS/20120710/227594/

東芝は各メモリの用途を以下のように考えているようだ。

　　- NAND: ストレージ、
　　- ReRAM: ストレージ(特に性能を重視する部分)、
　　- STT-MRAM: SSDなどのキャッシュ。

この考え方が正しいとすると、今後は半導体メモリを多階層に組み合わせたものが、ストレージの主流になっていくのかもしれない。

HP のメモリスタの開発が遅延

製品化に苦労しているようです。

HP's faster-than-flash memristor at least TWO years away
http://www.theregister.co.uk/2012/07/09/hp_memristor_and_photons/

Communication is done by photons, computation by electrons and storage by ions

これは、なかなか分かりやすいキャッチフレーズですね。果たして、このキャッチフレーズ通りの世界はやってくるのでしょうか。

Xilinx の Vivado Design Suite

Xilinx 自身による Vivado Design Suite の解説記事が公開されている。

Xilinx、次の10年のAll Programmableデバイス向けVivado Design Suite発表
http://news.mynavi.jp/articles/2012/07/09/xcell_journal/index.html

配置エンジンでSAを止めた理由は、ディレイの中で配線ディレイが占める割合が多くなったことと、ゲート規模の増大に対応できなくなったことだそうだ。従来はタイミングのみを考慮した1次元のタイミングドリブン配置配線エンジンであったが、新しいエンジンではタイミング、配線密度、配線長の3つの要素が最小となる解を見つけることができるとのこと。多次元解析に対応した評価関数を用意すれば、SA自体は止める必要はないと思うのだが、実は規模の問題の方が大きいのではないだろうか。


まあ、とりあえずASICではとっくの昔にできていることをやっているだけで、配置配線エンジンとして何か目新しいことをやっているというわけではなさそうだ。

プロセッサのキャッシュに MRAM を使う

プロセッサのキャッシュに不揮発性メモリを使う
http://pc.watch.impress.co.jp/docs/column/semicon/20120703_544296.html

書き換え回数の点から、不揮発性メモリをキャッシュに適用しようとする研究のほとんどは、MRAM技術を想定しているそうだ。

プロセッサのキャッシュにMRAMを使う
http://pc.watch.impress.co.jp/docs/column/semicon/20120709_545712.html

Intel、Qualcomm-TSMC、IBM-Seagateの、少なくとも3つのグループがプロセッサのキャッシュ用途を想定してMRAMを研究している。

MRAMはSRAMよりもメモリセル面積を小さくすることができ、キャッシュ容量の拡大、あるいは、チップ面積の縮小を可能とする。また、キャッシュ用途では、データ保持期間を半導体メモリとして一般的な10年よりも短くすることで、弱点である書き込み時間を改善できる可能性があるそうだ。