Synopsys の IC Validator の 20nm プロセス対応

Synopsys、フィジカル検証ツール「IC Validator」を20nm以降対応に更改
http://techon.nikkeibp.co.jp/article/NEWS/20120910/238960/

改善点は以下の4つ。

• ダブルパターニングに対応
• 2次元パターンマッチング機能を追加
• 64個のプロセッサでの分散処理が可能に
• IC Compilerとの連携強化

Synopsys が SpringSoft を買収

Synopsys、SpringSoftを買収へ
http://techon.nikkeibp.co.jp/article/NEWS/20120804/232352/

これには驚かされた。

米国の企業同士であれば、M&Aなど日常茶飯事であるのだが、SpringSoftは台湾の企業であるたため、いわゆる3強に買収されるなんてことはないと思い込んでいた。

まあ、EDA業界は中国系の人が多いので、文化の違いみたいなものはあまり問題にならないのかもしれない。

そして、以下の記事は、Synopsysによる、Magma、Ciranova、そして今回のSpringSoft買収を受けての考察である。

Is Synopsys helping chip making return to its roots?
http://www.eetimes.com/electronics-news/4391672/Is-Synopsys-helping-chip-making-return-to-its-roots-

最先端プロセスへ投資できる企業が減り、EDAツールの買い手も減ってきた。その結果、少数の強力な買い手が出現することとなり、これに対抗するためEDAベンダは統合に向かった、といった内容となっている。

Synopsys の多電源設計メソドロジ

入門編として、良くまとまっている資料である。

低消費電力チップを実現するEnd-to-Endの多電源設計メソドロジ
http://www.synopsys.co.jp/products/technology/power/lowpower.html

Cadence のクロック設計技術 CCOpt の適用事例

「消費電力削減は副次的な効果」、ルネサスがハイエンドMCUのクロック設計最適化で講演
http://techon.nikkeibp.co.jp/article/NEWS/20120724/230131/

Cadenceのクロック設計技術、CCOpt (Clock Concurrent Optimization) をハイエンドMCUの設計に適用した事例。ハイエンドと言っても、最大動作周波数が160MHz、インスタンス数が850Kのチップとのことで、要求性能は高くないし、かなり小規模のチップと言える。

Cadenceの従来のクロック設計技術、CTS (clock tree synthesis) では、ゼロスキューを目指してクロックだけを最適化するのに対し、CCOptでは、クロックとデータラインの最適化を行うそうだ(スラックを考慮しているということだろうか?)。

ルネサスではCCOptを使用することにより、従来手法である「CTS+人手によるスキュー調整」では不可能であった、High Speed RAM (ハイエンド向け、高速・大面積) から、Compact RAM (ローエンド向け、低速・高密度)への置き換えに成功したそうだ。

ただし、大規模な回路では不安が残るとし、EDI systemとの結合度を上げることが今後の課題であるとしている。

FSL が UPF2.0 を使用した低消費電力設計フローを構築

「世界に先駆けて構築」、富士通セミコンがUPF 2.0ベースの低消費電力ASIC設計フロー
http://techon.nikkeibp.co.jp/article/NEWS/20120712/228171/

UPF 2.0は、論理パートと物理パートを明確に分離可能なこと、RTLの論理シミュレーションは論理パートのみで実行できることなどにより、ASIC設計フローに向いた形式になった。

「実装屋には使いにくい」という点は改善されたようだ。

CPFではユーザーが最初に定義した内容を各工程で利用するのに対して、UPFではツールが次の工程向けに内容を更新する（書き換える）。同氏によればツールが生成した新たなUPFを検証する必要があるため、できればCPFのようにずっと同じ内容で使いたい。

設計が進むにつれてインクリメンタルに更新していきたいというのはCADを作っている立場からは理解できるのだけど、そうするとLVSあたりで何と何を比較してるのか分からなくなるのよね。

チップ外部からパワー・ゲーティングを行うケースでは、テストベンチにパワー・スイッチに相当する機能を書き込むことで、内部に制御部がある場合と同等の検証が行えるようにした。

へえ、テストベンチに記述するのか。

Xilinx の Vivado Design Suite

Xilinx 自身による Vivado Design Suite の解説記事が公開されている。

Xilinx、次の10年のAll Programmableデバイス向けVivado Design Suite発表
http://news.mynavi.jp/articles/2012/07/09/xcell_journal/index.html

配置エンジンでSAを止めた理由は、ディレイの中で配線ディレイが占める割合が多くなったことと、ゲート規模の増大に対応できなくなったことだそうだ。従来はタイミングのみを考慮した1次元のタイミングドリブン配置配線エンジンであったが、新しいエンジンではタイミング、配線密度、配線長の3つの要素が最小となる解を見つけることができるとのこと。多次元解析に対応した評価関数を用意すれば、SA自体は止める必要はないと思うのだが、実は規模の問題の方が大きいのではないだろうか。


まあ、とりあえずASICではとっくの昔にできていることをやっているだけで、配置配線エンジンとして何か目新しいことをやっているというわけではなさそうだ。

Intel が出資した EDA スタートアップ企業

Intel, Xilinx back EDA startup
http://www.eetimes.com/electronics-news/4370666/Intel--Xilinx-back-EDA-startup

Intel Capital と Xilinx が出資した Oasys Design Systems は physical synthesis tool を提供するスタートアップ企業だそうだ。

Oasysは自社の製品、RealTime Designer について、100Mゲート規模のRTL物理合成に対応した最初の製品であると主張している。

STMicro による Verdi Interoperability App（VIA） プラットフォーム適用事例

STMicro、SpringSoftのVerdiをカスタマイズしてデバグを効率化
http://techon.nikkeibp.co.jp/article/NEWS/20120328/210349/

今回、STMicroは、歩留まりや信頼性、フィールド違反に関連した問題を特定するための論理シミュレーションの違反レポートの確認や、チップ・レポートの解析工程を自動化する独自のソフトウェアを、VIAプラットフォームをベースにして開発した。このチップ・レポートによって、潜在的な異常を自動的に特定することが可能になった。特定した潜在的な異常はフィジカル・レイアウト上で詳細に解析することになる。

内製CAD部隊の生きる道として、こういう設計者に近い領域を頑張るというのは、アリかもしれない。

Intel のデータセンターの処理能力の 70% が半導体設計に使われる

Intel、EDA処理の異常終了予測を実施して700万米ドルのコストを削減
http://techon.nikkeibp.co.jp/article/NEWS/20120328/210345/

Intel全体のデータセンター数は87と2009年の95から少し減った（図1）。一方で、ストレージ容量やネットワーク帯域幅は2009年の倍以上になっている。「処理能力の70％以上を使う、半導体設計の複雑度が急速に高まっていることがその背景にある」（富澤氏）。実際、半導体設計向けの処理能力は急上昇している。2008年比で2011年の半導体設計の処理能力は159％増加（約2.6倍）になったという。

儲かってるところは、リソースにも投資できて良いですなあ。とは言え、

処理能力は向上しているが、同時に効率化を進めており、2011年は半導体設計関係で1990万米ドル（約16億5200万円）のコストを削減した（図2）。

もちろん効率化も進めていると。

このうち、700万米ドル（約5億8100万円）が「設計コンピューティング予測エンジン」の導入によるものだ（図3）。これは、収束しないなどの異常終了によって結果が出ない処理を、異常終了前に検知することで、無駄な処理を減らす。

どんな超技術やねん! って思ったら、

以前に正常終了した同種の処理時間から推定して時間がかかりすぎていると、異常終了の危険性が高いと判断しているという。

そういうことか。

これ以外にも、

設計コンピューティング予測エンジンのほかに、「NUMA Booster」とうアルゴリズムも、半導体設計業務の効率化に寄与しているという。NUMA Boosterはコンピューティング・ジョブの計算資源への割り付けを最適化するためのアルゴリズムである。

なんてものが。

うちの会社にはこういう技術は無いのかしらね。どこかでやってそうな気はするのですが。まあ、たとえ技術があったとしても、それを使うために投資できるかどうかは別の話ですね。

Springsoft の Verdi3

SpringSoftがRTLデバッガの新製品、Verdi3を発表した。

SpringSoft、RTL設計デバガ「Verdi」を「Verdi3」に更改
http://techon.nikkeibp.co.jp/article/NEWS/20120305/207410/

簡単にまとめると以下のようになる。

- GUIのパーソナライズの容易化
　+ MotifからQtへ移行。
　+ ウィンドウが1画面に集約され、サブウィンドウの大きさや配置を調節可能。

- 機能のカスタマイズが可能
　+ VIA (Verdi Interoperability Apps) フレームワークベース
　+ VIAのユーザー向けソフトウェア部品を提供

- データベースの改良
　+ マルチスレッド型リーダー
　+ ファイルサイズを30%圧縮
　+ シミュレーションにおけるマルチスレッド・ダンピング
　+ 言語パーサーをSystemVerilogにフル対応

VIA (Verdi Interoperability Apps) フレームワークというのは、なかなか面白そうだ。

Complex logic cores will become uninteresting

探し物のついでにたまたま見つけた、Exascale computing に関するIntelの発表資料の中に、興味深い記述があった。

Technology and Design Challenges to Realize Exascale
http://www.orau.gov/archI2011/presentations/borkars.pdf

P.25に "Toshiba's Experiment" として、CellのSPUを論理合成で設計して、IBMのカスタム設計と比較して、面積を30%、配線長を28%、それぞれ減らしたという例が挙げられている(ただし、動作周波数は確か4.5GHzから4GHzに低下していたはず)。これまでCPUコアの多くの部分をカスタム設計することで成功を収めてきたはずのIntelが、このような発表をするとは少し驚かされた。


さらに、次ページには "Complex logic cores will become uninteresting" などという記述もある。メニーコアともなるとCPUコア単体のシングルスレッド性能は問題ではなくなり、システム全体のアーキテクチャが重要となる。よって、CPUコアは性能的には論理合成で十分であり、むしろASIC的な手法によりコンパクトに作る方が有利ということだろうか。


# 何か、どこかで聞いたことのあるような話である。

ARM の Atlas と Apollo

ARMが次世代CPU「Atlas」と「Apollo」の計画を発表
http://pc.watch.impress.co.jp/docs/column/kaigai/20120214_511793.html

後藤さんは、big.LITTLE Processing 戦略を採ることで、ハイパフォーマンスコアが最低電力に気を配る必要がなくなり、設計をよりハイパフォーマンス側に振ることができると推測している。

ところで、Cortex-A15の最適化では、Cadenceが買収したAzuroの技術を投入することで、より低消費電力化することが可能になったそうだ。

Synopsys が Magma を買収

朝一にTwitterで見てびっくりしたニュース。

Synopsys to buy Magma for $507 million
http://www.eetimes.com/electronics-news/4231034/Synopsys-to-buy-Magma-for--507-million

"It's a great deal for Synopsys," said Gary Smith, chief analyst at Gary Smith EDA. Smith said the deal makes sense for Synopsys because while Synopsys' analog custom IC EDA effort has not really taken off, Magma's has.

上記のように、Gary Smith さんは、アナログ・カスタム IC CAD を入手するためと分析している。

確かに、Synopsys は Virtuoso を持っていない。持っていないけど…ねえ。

Synopsys の寡占化が進んでいく。

TSMC が 20nm の Cortex-A15 MPCore をテープアウト

ARMとTSMC、20nmのCortex-A15 MPCoreをテープアウト

http://techon.nikkeibp.co.jp/article/NEWS/20111018/199474/

Samsungから遅れること3ヶ月。TSMCが20nmプロセスのテストチップをテープアウトしたそうだ。

ただし、SamsungはCortex-M0であったので、ただのテストチップという印象が強かったが、今回はCortex-A15ということで、製品レベルのチップについて開発が可能であることを確認できたことになる。

また、以下の記事によると、設計にはCadenceのツールを使用したようだ。

Cadence-ARM Collaboration Brings Optimized Tools to SoC Designers

http://www.cadence.com/Community/blogs/ii/archive/2011/10/18/cadence-arm-collaboration-brings-optimized-tools-to-soc-designers.aspx

関連記事:

Samsung が 20nm のテストチップをテープアウト

http://isomura-tomoyuki.blogspot.com/2011/07/samsung20nm.html

AMD Bulldozer の失敗の原因?

AMD Spreads Propaganda, Ex-Employee Speaks Out
http://www.insideris.com/amd-spreads-propaganda-ex-employee-speaks-out/

AMD Bulldozer の失敗はアーキテクチャではなく、その設計手法にあるという話。

全自動の設計が人手による設計より2割遅くて2割大きいというのは、まあ妥当な線だと思われる。ただ、その2割をつめるためには優秀なエンジニアが長い時間を掛けて作業する必要があるわけで、当然そのコストは自動設計に比べて大きくなる。

この話が本当だとすれば、AMDの経営陣は、この2割の改善に要するコストと2割の改善による付加価値(要はより高く売れるということ)とを天秤に掛け、コスト増加の方が大きい(要は儲けが少ない)と判断したということになる。したがって、たとえば設計手法を変えずに2割高速なチップが開発できていたとしても、Bulldozerが成功していたと断言できるほど単純な話ではないと思う。

なお、液体ヘリウムの力を借りたとは言え、8GHzで動作する石が、現在利用可能な半導体プロセスを用いて、全自動設計で実現可能とは、にわかには信じがたい。また、Intelのチップと比べて、アンコア領域のトランジスタ数の多さが指摘されているが、Intelのコア間インターコネクトはリングバス方式(しかもバス部分はコア内に存在)、AMDは確かクロスバー方式なので、単純には比較できないのではないか。

などと、ディベートで全自動設計推進派になった体で書いてみた。ほんとは全自動化されると、今のお仕事無くなっちゃう側なんですけどね。

ところで、Bulldozerって失敗だったんですか? (いまさら

…

さて、この件については、2ちゃんねるに興味深い書き込みが。

http://hibari.2ch.net/test/read.cgi/jisaku/1318113870/17

xbit記事の手作業or自動設計という対立軸はどうなんだ？
ふつー自動設計ツール＆人力カスタムで造り上げていくもんだろ。

ごもっとも。

http://hibari.2ch.net/test/read.cgi/jisaku/1318113870/19

ツールを購入してテストしていたというくだりからするとAMDは社内製ツールをある程度諦めたっぽい。

なるほどね。

Cadence が Azuro を買収

Cadence，クロック系設計向けEDAのAzuroを買収

この買収により、Azuroのクロック最適化技術、ccopt(clock concurrent optimization technology)がEncounterに取り込まれることになる。

ccoptは，既存の設計環境に容易に取り込むことができるとする。具体的には，タイミング・ドリブン配置やスキュー活用クロック・ツリーの合成，インクリメンタルなフィジカル合成，フィジカル・クロック・ゲーティング，およびクロック・ツリー作成後のクロックの最適化などに適用できる。

なお、Azuroの主な製品は以下の通り。

- PowerCentric:
クロック系の最適設計によって、動作時消費電力を削減する
- Rubix:
クロック・ツリーの生成(CTS: clock tree synthesis)とレイアウト(配置)の
最適化を同時に実行して、チップの処理速度を向上させる

Samsung が 20nm のテストチップをテープアウト

Samsungのファウンドリ事業，20nmのテスト・チップをテープ・アウト

テストチップの作成には、ARM、Cadence、Synopsysが協力している。

各社が提供した、IP、ツールは以下の通り。

ARM
- Cortex-M0コア
- Artisanスタンダードセル(12トラック高性能版、9トラック高密度版)
- カスタムメモリ
- GPIO
- テスト系

Cadence
- Encounter Digital Implementation System
- Encounter RTL Compiler
- Incisive Enterprise Simulator
- Encounter Power System
- Cadence QRC Extraction
- Encounter Timing System
- Encounter Test
- Cadence Physical Verification System
- NanoRoute Router

Synopsys
- Design Compiler
- IC Compiler place-and-route
- IC Validator
- StarRC
- PrimeTime

IC Compiler がダブルパターニングに対応

Synopsysの自動レイアウト設計ツール「IC Compiler」，20nm向けにダブル・パターニングに対応

二つのマスク・レイアウトへの振り分けも自動的に行う。

というのはともかく、

自動振り分けは，IC Compilerの配置ツール，および配線ツールの「Zroute」で実現したという。

というのは、どういう仕組みなんだろうか。

ニュースリリースでは、以下のような説明がある。

シノプシス、ダブルパターンニング対応の20nm設計ソリューションの道を開く

IC Compiler Advanced Geometryは、一般に（四色問題のような）色分け問題と言われる手法でダブルパターンニング化のための必要事項を系統立てて明確にする画期的な新技術を導入し、各種設計指標への悪影響を回避しつつ最終的に2つのパターンに正しく分解できるcorrect-by-constructionソリューションを提供する。

四色問題ですか。難しそうですね。

iPhone で EDA

冗談ではなくなってきた。

さすがにP&Rツールではないようだが。

EDA application runs on iPhone

The point of the project was to have fun and also get a feel for what it took to create an iPhone application, Sanie said.
"I wanted to see how the whole ecosystem works," he said.

とあるので、そこにiPhoneがあったので登ったと言うか、実験的な試みのようだ。

たとえば対戦型ラウタ

経路が重なったときはバトル発生! 敗者は他の経路を探さなければならない。

# 何か違う気がする。

【DAC 2009】「最後に頼れるのはヒト？」，Human Computationで2件の発表

もしLSI設計のどこかの段階でうまく切り出せてパズルにできるような問題が見つかれば，例えば夕方インターネットで公開して，次の朝には世界のどこかの誰かが最適な解を報告してくれるかもしれない。

## クリティカルパス担当の人は「ずっと俺のターン！」