GLOBALFOUNDRIES が 14nm FinFET プロセスを2014年に?

GLOBALFOUNDRIES、2014年に14nm世代のFinFETプロセス投入へ
http://eetimes.jp/ee/articles/1209/21/news110_2.html

2012年9月現在、20nmプロセスの量産すら開始されていないのに、2014年に14nmプロセスを提供できるわけがないと思えるのだが、これにはどうやらカラクリがあるようだ。

まずは、プレスリリース。

GLOBALFOUNDRIES Unveils FinFET Transistor Architecture Optimized for Next-Generation Mobile Devices
http://www.globalfoundries.com/newsroom/2012/20120920.aspx

そして、プレゼン資料。

14nm-XM overview presentation
http://www.globalfoundries.com/technology/pdf/GF-14XM-Press-FINAL.pdf

発表では、20nm LPMプロセスから14nm XMプロセスへの移行の容易性が強調されていたようだが、プレゼン資料の13ページに"Cost and Density optimized BEOL from 20LPM"という記述があるように、どうやらBEOLは20nm LPMプロセスのまま、FEOLだけFinFETに切り替えるということのようだ。"80nm SP wiring"とあるので、配線ピッチはおそらく80nm。さらに、"Proven optimized Middle of Line (MOL) from 20LPM"などという記述もある。

つまり、FinFETにすることでゲート長が短くなるので、他の寸法は20nmプロセスとは変わらないが、プロセスノードとしては14nmを名乗る、ということですね。

というわけで今回の発表は、以前から言われていた「20nmプロセスでプレーナ→FinFETというステップを踏む」というのを、「14nm」という数字でセンセーショナルに発表しただけということらしい。まあ、ゲート長は実際短くなるんだろうし、リーク電流が相当減るのも事実でしょうし(ちゃんと作れればね :)

以下は関連記事。

GLOBALFOUNDRIESが14nm世代プロセスを発表、微細化を加速し2014年に量産予定
http://techon.nikkeibp.co.jp/article/NEWS/20120921/241241/

今回の発表のポイントとなるところが、うまくまとまっている。

High Bandwidth Memory

Wide I/O 2からHBMまで、次々世代メモリが見えたMemcon 2012
http://pc.watch.impress.co.jp/docs/column/kaigai/20120924_561444.html

やはり冷却のことを考えると、ダイスタッキングではなく、TSVインターポーザを用いるのが現実的のようだ。

以下に簡単にまとめる。

• HBMには1Tbps(136GB/sec)クラスと2Tbps(273GB/sec)クラスの2つのスペックがあるが、仕様はまだ未確定。
• 1Tbpsクラスは512bitインターフェースで実現可能であるが、2Tbpsクラスには1024bitインターフェースが必要とみられるため、両者を1024bitで統一しようとする動きがある。
• パフォーマンスプロセッサでは熱量が多いため、DRAMのスタッキングは難しいだろう。
• GPUに4個のHBMをTSVインターポーザに載せることで、1TB/secクラスの超広帯域メモリを実現可能。

Apple の A6 プロセッサのダイ写真

A peek inside Apple's A6 processor
http://www.eetimes.com/electronics-news/4396851/Teardown-points-to-Samsung-as-builder-of-iPhone-5-CPU

CPUコアの形状が長方形ではなさそう(=専用のフロアプラン?)だったり、内部が小さいブロックに分かれている(=カスタム設計?)ように見えたり、CPUコアが出来合いのものではないという説は、どうやら正しそうだ。

……などと考えていたところに安藤さん。

最近の話題 2012年9月22日
http://www.geocities.jp/andosprocinfo/wadai12/20120922.htm

2コアのキャッシュRAMの上に出っ張っている領域が，面積の小さい低電力コアかもしれません。

言われてみれば、そうかも。



['12.09.26 追記]

より細かい部分まで分かる写真。


Chip strip reveals 'handmade' Apple A6
http://www.reghardware.com/2012/09/25/apple_a6_chip_stripped_bare/

CPUコアの中で水色に見える部分って何なんだろう?

Apple A6 ネタ

# タイトルはお下品ですが、内容はまとも。

Apple spent $500M to say ‘f*** you’ to Samsung
http://venturebeat.com/2012/09/18/more-details-shake-loose-on-apples-a6-chip-including-a-500m-development-effort/

タイトルの$500Mとは、チップ開発企業(PA semi、Intrinsity)の買収に$400Mを費やし、更に、4年間の開発費が$100Mに上るという計算のようだ。

PA semi の買収後、ARMコアを採用した Apple A4 の開発と並行して新CPUのマイクロアーキテクチャの開発を開始。PA semi の CEO、Dan Dobberpuhl がAppleを抜けた後も、PWRficientの開発者であった Jim Keller、Pete Bannon らは残って開発を続け、そこにARMのフェローで、Cortex-A8やA15の開発をリードした Gerard Williams が合流。マイクロアーキテクチャの設計が終わり、実装
フェーズに入ったところで Intrinsity を買収。昨年の夏にはA6の開発を完了した、という流れ。

A6のCPUコアはCortex-A9、ないし、A15の改良版であり、また、2014年にはARMv8をベースとして新CPUが出ると推測している。

なお、その後、Gerard Williams はAppleのチーフCPUアーキテクトとなり、一方で、Jim Keller はAMDへ行ったそうだ。

というか、元ネタはこちらですね。

Apple Designed Own CPU For A6
http://www.linleygroup.com/newsletters/newsletter_detail.php?num=4881

Synopsys の IC Validator の 20nm プロセス対応

Synopsys、フィジカル検証ツール「IC Validator」を20nm以降対応に更改
http://techon.nikkeibp.co.jp/article/NEWS/20120910/238960/

改善点は以下の4つ。

• ダブルパターニングに対応
• 2次元パターンマッチング機能を追加
• 64個のプロセッサでの分散処理が可能に
• IC Compilerとの連携強化