STMicro による Verdi Interoperability App（VIA） プラットフォーム適用事例

STMicro、SpringSoftのVerdiをカスタマイズしてデバグを効率化
http://techon.nikkeibp.co.jp/article/NEWS/20120328/210349/

今回、STMicroは、歩留まりや信頼性、フィールド違反に関連した問題を特定するための論理シミュレーションの違反レポートの確認や、チップ・レポートの解析工程を自動化する独自のソフトウェアを、VIAプラットフォームをベースにして開発した。このチップ・レポートによって、潜在的な異常を自動的に特定することが可能になった。特定した潜在的な異常はフィジカル・レイアウト上で詳細に解析することになる。

内製CAD部隊の生きる道として、こういう設計者に近い領域を頑張るというのは、アリかもしれない。

Intel のデータセンターの処理能力の 70% が半導体設計に使われる

Intel、EDA処理の異常終了予測を実施して700万米ドルのコストを削減
http://techon.nikkeibp.co.jp/article/NEWS/20120328/210345/

Intel全体のデータセンター数は87と2009年の95から少し減った（図1）。一方で、ストレージ容量やネットワーク帯域幅は2009年の倍以上になっている。「処理能力の70％以上を使う、半導体設計の複雑度が急速に高まっていることがその背景にある」（富澤氏）。実際、半導体設計向けの処理能力は急上昇している。2008年比で2011年の半導体設計の処理能力は159％増加（約2.6倍）になったという。

儲かってるところは、リソースにも投資できて良いですなあ。とは言え、

処理能力は向上しているが、同時に効率化を進めており、2011年は半導体設計関係で1990万米ドル（約16億5200万円）のコストを削減した（図2）。

もちろん効率化も進めていると。

このうち、700万米ドル（約5億8100万円）が「設計コンピューティング予測エンジン」の導入によるものだ（図3）。これは、収束しないなどの異常終了によって結果が出ない処理を、異常終了前に検知することで、無駄な処理を減らす。

どんな超技術やねん! って思ったら、

以前に正常終了した同種の処理時間から推定して時間がかかりすぎていると、異常終了の危険性が高いと判断しているという。

そういうことか。

これ以外にも、

設計コンピューティング予測エンジンのほかに、「NUMA Booster」とうアルゴリズムも、半導体設計業務の効率化に寄与しているという。NUMA Boosterはコンピューティング・ジョブの計算資源への割り付けを最適化するためのアルゴリズムである。

なんてものが。

うちの会社にはこういう技術は無いのかしらね。どこかでやってそうな気はするのですが。まあ、たとえ技術があったとしても、それを使うために投資できるかどうかは別の話ですね。

Springsoft の Verdi3

SpringSoftがRTLデバッガの新製品、Verdi3を発表した。

SpringSoft、RTL設計デバガ「Verdi」を「Verdi3」に更改
http://techon.nikkeibp.co.jp/article/NEWS/20120305/207410/

簡単にまとめると以下のようになる。

- GUIのパーソナライズの容易化
　+ MotifからQtへ移行。
　+ ウィンドウが1画面に集約され、サブウィンドウの大きさや配置を調節可能。

- 機能のカスタマイズが可能
　+ VIA (Verdi Interoperability Apps) フレームワークベース
　+ VIAのユーザー向けソフトウェア部品を提供

- データベースの改良
　+ マルチスレッド型リーダー
　+ ファイルサイズを30%圧縮
　+ シミュレーションにおけるマルチスレッド・ダンピング
　+ 言語パーサーをSystemVerilogにフル対応

VIA (Verdi Interoperability Apps) フレームワークというのは、なかなか面白そうだ。

Intel の技術の今後の方向性

ISSCCを受けての後藤さんのまとめ。

省電力と効率化にフォーカスした今後のIntel
http://pc.watch.impress.co.jp/docs/column/kaigai/20120306_516630.html

- レギュレータのチップ統合→細粒度の電力制御
- RFモジュールのチップ統合
- DRAMの3Dスタッキング
- オンチップインターコネクトの一新
- Near-Threshold Voltage技術

多くが省電力を意識した技術となっている。

もっとも他社をリードしていそうなのは、やはり、Near-Threshold Voltage技術だろうか。半導体プロセス、回路技術、論理設計、全てを持っていないとなかなかこういうことはできない。唯一対抗できそうなのは、IBMくらいだろうか。そのうち、Samsungあたりも割って入ってくるかもしれないが。

Snapdragon S4 の動的周波数制御

Snapdragon S4で、個々のコアが負荷に応じて動的にクロックが変わる様子が公開されていたそうだ。

【MWC 2012レポート】【Broadcom/NXP/Qualcomm編】
BroadcomのICS向けSoCや、NXPの新NFC、Qualcommの11acなど
http://pc.watch.impress.co.jp/docs/news/event/20120301_515715.html

写真を見ると、各コアの動作周波数が、1.27GHz、1.01GHz、1.19GHz、0.90GHzとなっており、周波数が非常に細かく制御されていることが分かる。

TI が OMAP 5 をデモ

TIが、他社のクアッドコアCPU (当然、Tegra 3のことと思われる) と比較して、OMAP 5の方が性能が高いとするデモを行ったそうだ。


【MWC】「クアッドコアよりも高性能」、OMAP ５の処理性能をアピールするTI社
http://techon.nikkeibp.co.jp/article/NEWS/20120228/206297/

デモに使われたOMAP 5の動作周波数は1.5GHzである。これに対し、NVIDIAの発表によればクアッドコアTegra 3の最大動作周波数は1.4GHzだそうだ。

以下は、関連記事である。


【Mobile World Congress 2012】TI、“マルチコア”で2GHz駆動のOMAP5をデモ
http://k-tai.impress.co.jp/docs/event/mwc2012/20120301_515700.html

この記事によると、OMAP 5のスペックは以下のようになる。

OMAP 5
- CPUコア: Cortex-A15 x 2, Cortex-M4 x 2
- 最大動作周波数: 2GHz

OMAP 5のCPUコアはCortex-A15ということで、Tegra 3との比較において動作周波数が高いだけでなく、マイクロアーキテクチャの差もあっての勝利ということなのかもしれない。ただし、NVIDIAも次世代では当然Cortex-A15ベースとしてくるはずで、現時点で勝った、負けたというのは、技術的にはあまり意味が無さそうだ。また、いずれの記事にも消費電力に関する記述が無いが、消費電力を考えずに性能の比較をしていたのであれば、それこそ全く意味は無いだろう。

OMAP 5では、低消費電力コアがCortex-M4であり、論理的(ISA的)にはホモジニアスなアプローチであるARMのbig.LITTLEと微妙に方向性が異なるのは興味深い。TIは以前から、SoCにおいてヘテロジニアスなマルチコアを手がけており、それの発展形ということだろうか。もちろん、OMAP 5の企画段階ではbig.LITTLEは発表されておらず、使いようがなかったわけだが、次の世代ではbig.LITTLEに合わせてくるのだろうか、それとも、OMAP 5における組み合わせを踏襲してくるのだろうか。