Nehalem EX at HOT CHIPS 21

例によって、あまりテクニカルな内容ではなかった模様。

Intel details Becton, 8 cores and all

新しいネタとしては、L3$(3MBx8)がリングバスで接続されていることが公開されたこと。Rainbow Fallsが複雑なクロスバーで頑張っているのとは対照的。チップ内インターコネクトに場所を取るより、単純化してキャッシュ容量を増やした方が性能が出るということだろうか。

この発表に関して、安藤さん。

最近の話題 2009年8 月29日

今回，明らかになったのは，8個の3MBのL3$スライス間とコヒーレンスユニットの間の接続にリングバスを用いていると言う点と，従来，QPIはディレクトリベースのコヒーレンス機構を使うと説明されていたと記憶しているのですが，今回，ソースブロードキャストを行うスヌーププロトコルでコヒーレンシを維持していると発表されたことです。

「L3$スライス間とコヒーレンスユニットの間の接続にリングバスを用いている」ということなので、上記の私のコメントは見当外れなことを言っているかも知れない(ここらへん、あまり理解してません)。 後半の方は、簡単に言うと「cc-NUMA をやめた」ということで良いのだろうか? (ここらへんも理解してません)

とりあえず、4コア→8コアでキャッシュ構造の変更が必要だとIntelは判断したらしい、ということで。

['09.09.09 追記]

安藤さん@マイコミ。

Hot Chips 21 - サーバ向けプロセサの「Magny-Cours」と「Nehalem EX」

L3$とメモリインターフェースの強化について、詳しく解説してある。

L3$のリングバスのバンド幅は250GB/s以上とのこと。また、メモリはScalable Memory Buffer(SMB)を介してDIMMに接続する方式としており、チップあたりではDDR3×8チャネル、16DIMMとなり、Nehalem EP(3チャネル6DIMM)から3倍近くメモリバンド幅と容量を向上させている、とのことである。

QPIのキャッシュコヒーレンシ方式の変更については、

Kanter氏によると、本格的なディレクトリ方式のコヒーレンス機構は大型のシステムでないと意味がないので、ディレクトリはQPIを共用するItanium向けだということであった。

とあり、8ソケットのシステム程度ではディレクトリ方式は過剰だと判断した、ということのようだ。

また、

Nehalem　EXはEPと比較するとコア数が2倍になっただけでなく、3次キャッシュ周りとメモリインタフェースが強化されている。ただし、この部分に関してNehalem EPの詳細は発表されていないので、3次キャッシュとCaching Agentなどをリングバスで接続する構造は、Nehalem EPでも同じである可能性もある。

とあり、「4コア→8コアでキャッシュ構造の変更が必要だとIntelは判断したらしい」というのもあやしくなってきました :)