Nehalem-EX あるいは Beckton

Intelが概要を明かしたオクタコアCPU「Nehalem-EX」

コアはNehalemをほぼそのまま流用し、L3キャッシュを2MB/コアから3MB/コアに増強といったところ。コアの形状は2コアチップから8コアチップまで同じコアを流用することを優先して決められたのだろうか、フロアプランにはあまり美しさを感じない。特に、上下辺のI/O部分には余りの領域があるように見える。

コアを流用可能とすることにより開発費を大幅に抑制できるのと、多少の空き地があっても目を瞑れるほどに8コア版の利益率は高いということだろうか。

Intel、Nehalem-EXとDunningtonの技術詳細を発表

この3次キャッシュは強力な誤り訂正回路を搭載している。2bitまでのエラーを訂正し、3bitまでのエラーを検出する。データ領域は冗長構成を採用しており、同じパッケージに搭載したシリアルEEPROMで不良発生領域と冗長領域を切り換える。また冗長構成が適用不可能なタグやデータパスなどに欠陥が発生した場合は、該当するスライスそのものを無効にする。
またCPUコアに欠陥が見つかった場合も、該当するCPUコアを無効ににする。しかし該当CPUコアに隣接する3次キャッシュのスライスは、特に影響を受けず、継続して利用できる。逆に、スライスが無効になったときも同様で、隣接するCPUコアはそのまま使用できる。そして無効になったCPUコアとスライスはクロック供給を停止してシャットオフモードに入る。これは、リーク電流を抑制するためである。

ここらへん、かなり強力。

さて、HPがItaniumを諦めるのが先か、SunがSPARCを諦める(その時にはSunがSunでは無くなっているような気もするけど)のが先か。


['09.02.14 追記]

2bitエラー訂正については、単純に「2bitだから他のプロセッサよりも高信頼!」 というわけではなく、2bitにせざるを得なかった事情というものもあるようで。

最近の話題 2009年2月14日

従来は，複数のサブアレイを使い，極端な場合は，各サブアレイから1ビットづつ読み出すという構成であったので，中性子などでSRAMがエラーしても，他のサブアレイには影響しないので１ビットエラーを訂正できれば良かったのですが，１つのサブアレイから64Bを読み出すとなると，1発の強力な中性子で隣接ビットが塊でエラーするケースが無視できないので，それに対処するために2ビットエラー訂正を行うことにしたと考えられます。しかし，この構成で，DECTEDで十分な信頼度が確保できるのかどうかは，疑問が残るところです。